[发明专利]EPROM单元

说明书

在众多电子应用中，通常必须提供能够以适当电压和/或电流驱动负载的寄存器单元。对于FPGA应用，尤其是这种情况，在FPGA应用中，用于设置FPGA的行为的寄存器单元提供在最终驱动FPGA的输出负载之前可经过多个旁栅(pass gate)的信号。因此，需要具有适当驱动电压和/或电流的寄存器单元。

通常这避免了对于FPGA应用使用闪速寄存器单元。特别地，已知闪速寄存器单元具有高阻抗并因此具有低驱动电压和/或电流。

本发明通过提供能够为诸如FPGA设置的应用提供适当驱动电流和/或电压的寄存器单元来解决这个问题。

特别地，本申请的实施方式可涉及一种寄存器单元，所述寄存器单元包括：一个输出节点；至少两个电源节点；第一闪速晶体管和第二闪速晶体管；其中，寄存器单元可被构造成，使得随着至少一个闪速晶体管中存储的值的变化，至少一个电源节点可驱动输出节点。

这提供了以由电源节点提供且由闪速晶体管控制的电流和电压驱动寄存器单元的输出的有益优点。以此方式，闪速晶体管可保持存储在寄存器单元中的值，而寄存器单元输出的实际驱动电流不是直接由闪速晶体管提供，而是间接通过电源节点提供的。以此方式，可确保寄存器单元输出处的适当电流和/或电压驱动能力。

在有利的实施方式中，第一闪速晶体管可连接在第一电源节点和所述输出节点之间，所述第二闪速晶体管可连接在第二电源节点和所述输出节点之间，所述寄存器单元可被构造成，使得流进和/或流出所述输出节点的电流流过所述闪速晶体管中的至少一个。

这提供了以下有益优点：以简单且有效方式控制从电源节点到寄存器单元的输出的电流流动，从而减少必要组件的数量。

在有利的实施方式中，所述第一闪速晶体管可通过第一晶体管与所述第一电源节点分开并且通过第二晶体管与所述第二电源节点分开，所述第二闪速晶体管可通过第三晶体管与所述第二电源节点分开，其中所述寄存器单元可被构造成，使得通过控制所述第一晶体管和/或所述第二晶体管和/或所述第三晶体管将所述闪速晶体管编程。

这提供了以下有益优点：允许使用与用于驱动寄存器单元的输出相同的电流路径将闪速晶体管编程，从而减少将寄存器单元编程所需的组件的数量。

在有利的实施方式中，可通过使编程电流经由所述第二晶体管流过所述第一闪速晶体管，将所述第一闪速晶体管编程，和/或可通过使编程电流经由所述第三晶体管流过所述第二闪速晶体管，将所述第二闪速晶体管编程。

这提供了以下有益优点：允许只使用三个附加晶体管将两个闪速晶体管编程。

在有利的实施方式中，所述寄存器单元还可包括第四晶体管并且所述寄存器单元可被构造成使得所述编程电流进一步流过所述第四晶体管。

这提供了以下有益优点：允许在编程模式期间电流流出寄存器单元的路径，而不使用连接到输出节点的路径。

此外，本发明可涉及一种包括多个旁栅和多个根据之前权利要求中的任一项所述的寄存器单元的FPGA。

这提供了以下有益优点：实现了紧凑和规则的FPGA构造，其中，旁栅和FPGA的输出可被寄存器单元直接驱动，而不需要附加的信号中继器。

下文中，将使用有利的实施方式并参照附图用示例的方式更详细地描述本发明。所描述的实施方式只是如下的可能构造：如上所述，可以彼此独立地实现单个特征或者可以省略单个特征。用相同的参考标号提供附图中示出的相同的元件。可以省略与不同附图中示出的相同元件相关的部分描述。在附图中：

图1示意性示出根据本发明的实施方式的寄存器单元；

图2A示意性示出根据本发明的实施方式的图1中的寄存器单元的外部连接；

图2B示意性示出根据本发明的实施方式的多个寄存器单元的连接；

图3示意性示出根据本发明的实施方式的使用图1的寄存器单元的查找表的架构。

图1示意性示出根据本发明的实施方式的寄存器单元1000。寄存器单元1000包括晶体管1101-1105以及闪速晶体管1201和1202。晶体管1101-1105可以是例如高压晶体管。特别地，它们能够操纵10V至20V范围内(优选地，15V)的电压。此外，可通过任何多栅晶体管技术(诸如，背栅在埋入氧化层下方的SOI上的FET、和/或鳍式场效应晶体管、和/或三栅FET等)来实现晶体管1101-1105、1201-1202中的任一个。