[发明专利]在硅基板上形成III/V族共形层的方法

说明书

发明背景

发明领域

本发明的实施例一般涉及使用III族成核层在硅基板上形成III/V族材料的处理。

相关技术的描述

由于宽能隙(wide bandgap)、高热导率和大电击穿场(electrical breakdown field)，III/V族半导体具有作为高温、高频及高功率微电子元件和紫外光/蓝光/绿光光电元件的有用材料的显著潜力。微电子装置应用包括AlGaNGaN多层基的激光二极管(AlGaNGaN multilayer-based laser diode)、高电子迁移率晶体管(high electron mobility transistor，HEMT)、场效应晶体管(FET)、异质结双极型晶体管(heterojunction bipolar transistor，HBT)、发光二极管(light emitting diodes，LED)、紫外光光检测器(ultra-violet photodetector)，以及通常包括用于高频、高功率通信、用于高密度光学存储、全彩色显示器(full-color display)及用于其他宽能隙半导体应用的(Al,In,Ga)N基础的装置。

此外，能够实现III/V族材料性能优势的表面层可装有(host)各种不同的诸如从极高迁移率材料所制造的CMOS和量子阱(QW)晶体管的高性能电子装置，所述极高迁移率材料例如(但不限定于)是锑化铟(indium antimonide，InSb)和砷化铟(indium arsenide，InAs)。例如激光、检测器和光生伏打电池的光学装置也可由各种不同的其他直接能隙材料(direct band gap materials)，例如，但不限定于，砷化镓(gallium arsenide，GaAs)和砷化铟镓(indium gallium arsenide，InGaAs)所制成。

虽然此类层的优点和效用，但是在硅基板上生长III/V族材料出现许多的挑战。晶体缺陷可由在III/V族半导体外延层与硅半导体基板之间的晶格失配(lattice mismatch)、极性贴非极性失配(polar-on-nonpolar mismatch)和热失配(thermal mismatch)产生。当外延层与基板间的晶格失配超过一些百分点时，失配所引起的应变将变得过大且当外延膜松弛时，缺陷将在外延层内产生。

一旦膜厚度大于临界厚度(低于此厚度，膜被拉紧且高于此厚度，膜被松弛)，应变是通过在膜和基板界面以及在外延膜中产生失配位错(misfit dislocation)而被松弛。外延晶体缺陷通常为线位错(threading dislocation)、堆垛层错(stacking fault)和双晶面(twins)(在周期性断裂处晶格的一部分是另一部分的镜像)。许多缺陷，特别是线位错，倾向传播到半导体装置被制造的“装置层(device layer)”。通常，缺陷产生的严重性与III/V族半导体和硅基板间的晶格失配数量有关。

已有不同的缓冲层被用来试图减轻由硅基板和III/V族装置层间的晶格失配所引起的应变，且由此减少III/V族层的有害缺陷密度(detrimental defect density)。然而，在硅基板的不同表面方位间的层均匀度仍然是一个问题。

沉积具有CMOS特征的III/V族层的相关困难是在硅基板上的共形沉积。传统上，在异质外延中，缓冲层必须生长得很厚，例如缓冲层厚度为1微米或者更厚，以克服在层间的失配且产生高质量的结晶膜。

因此，在不同结晶方位形成共形层需要沉积厚层以调节上述对于在CMOS上形成小特征并非最佳的晶体缺陷。

因此，有普遍的需要是具有高沉积速率的沉积工艺，能够在大基板或多重基板上方均匀地沉积III/V族膜而不需考虑到晶格失配、极性贴非极性失配或其他的困难。再者，对于本领域也需要一种改良的沉积方法，即不需要厚缓冲层用于硅基板上生长III/V族结晶层。

发明概述

本发明的各实施例一般涉及使用III族成核层形成III/V族层的方法。III/V族层可以是任何的III/V族层且可以在文献中已知的金属有机化学气相沉积(metal organic chemical vapor deposition，MOCVD)的一般条件下被沉积。重要的是当同时产生高质量结晶膜时，沉积共形于不同的表面方位上。