[发明专利]碳化硅半导体器件

说明书

技术领域

本发明涉及碳化硅半导体器件，具体涉及包括具有沟槽的碳化硅衬底的碳化硅半导体器件。

背景技术

栅极绝缘膜的击穿现象被认为是可能造成具有沟槽栅极绝缘膜的碳化硅半导体器件的击穿的主要因素。如日本专利特开No.2009-117593(专利文献1)所公开的，例如，沟槽拐角部分中栅极绝缘膜由于电场击穿，被认为是由碳化硅制成的沟槽型MOSFET(金属氧化物半导体场效应晶体管)的问题。

根据上述公布中描述的技术，为了缓和电场，提供了比沟槽深的p⁺型深层。为此，形成了用来提供p⁺型深层的沟槽，后面通过外延生长填充该沟槽。在根据日本专利特开No.2008-270681(专利文献2)的另一种技术中，例如，通过离子注入在沟槽的底部提供了p⁺区。

参考列表

专利文献

PTD1：日本专利特开No.2009-117593

PTD2：日本专利特开No.2008-270681

发明内容

技术问题

根据日本专利特开No.2009-117593中描述的技术，要求形成用于p⁺型深层的沟槽的步骤和填充该沟槽的步骤。换句话说，要求精细处理和外延生长的繁琐步骤。

根据日本专利特开No.2008-270681中描述的技术，用来形成p⁺区的离子注入需要选择性地进行到沟槽的底部。由于制造的变化，该p⁺区会变得连接到在沟槽中形成沟道的p区。在这种情况下，沟道结构完全改变，造成半导体器件的特性严重失调。随着沟道尺寸的进一步减小，该问题将变得更显著。

为了解决上述的问题提出了本发明，并且本发明的目的是提供一种具有容易形成的电场缓和结构的碳化硅半导体器件。

问题的解决方案

根据本发明的碳化硅半导体器件包括碳化硅衬底、栅极绝缘膜和栅电极。该碳化硅衬底包括第一导电类型的第一层、设置在第一层上的第二导电类型的第二层和设置在第二层上且掺杂有提供第一导电类型的杂质的第三层。该碳化硅衬底具有沟槽，该沟槽形成为穿过第三层和第二层到达第一层。第一层在离开第一层中的沟槽的位置上具有杂质的浓度峰值。栅极绝缘膜覆盖该沟槽。栅电极设置在栅极绝缘膜上。栅电极面对第二层的表面，栅极绝缘膜夹在它们之间。

根据上述的碳化硅半导体器件，形成在沟槽附近的用来缓和电场的结构是上述的第一层中杂质的浓度峰值，而不是形成与第一层的第一导电类型不同的第二导电类型的区域。由此，不存在由于制造的变化造成第二导电类型的这种区域太靠近或连接到第二导电类型的第二层的可能。由此，不需要要求高精度的步骤。结果，可以很容易形成电场缓和结构。

第二层在离开第二层中的沟槽的位置具有杂质的浓度峰值。结果，与杂质的浓度峰值在沟槽表面上的情况相比，可以抑制杂质对沟道特性的影响。

沟槽的底部上的第一层中的杂质的浓度不小于第一层中杂质的浓度的最小值，并且不大于该最小值的110％。结果，可以更有效地缓和电场。

在沟槽的底部，杂质的浓度峰值的分布具有不小于1×10¹¹/cm²的剂量。结果，可以更有效地缓和电场。

碳化硅衬底可以由具有多型4H的六方晶结构的碳化硅制成。结果，可以使用更适合功率半导体器件的材料。

优选，第二层的表面包括具有面取向为{0-33-8}的第一面。更优选，该表面微观包括第一面，并进一步微观包括具有面取向为{0-11-1}的第二面。优选，表面的第一面和第二面形成面取向为{0-11-2}的组合面。更优选，该表面宏观上相对{000-1}面具有62°±10°的偏离角。

发明的有利效果

根据如上所述的本发明，可以很容易形成电场缓和结构。

附图说明

图1是示意性示出本发明的一个实施例中的碳化硅半导体器件的结构的局部截面图。

图2是示意性示出图1中的碳化硅衬底的形状的透视图。

图3是图2的透视图中p型表面提供有阴影的图。

图4是图1的放大图。

图5是沿着图4中的箭头Z1的施主浓度分布。

图6是沿着图4中的箭头Z2的施主浓度分布和受主浓度分布。

图7是示意性示出制造图1中的碳化硅半导体器件的方法的第一步骤的局部截面图。

图8是示意性示出制造图1中的碳化硅半导体器件的方法的第二步骤的局部截面图。