[发明专利]铁电随机存取存储器(FRAM)布局设备和方法

说明书

技术领域

本发明一般涉及铁电随机存取存储器(FRAM)，并更具体地涉及用于FRAM布局的设备和方法。

背景技术

存储器编译器通常用于设计静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。利用这些存储器编译器，用户能够为存储器(即，DRAM或SRAM阵列)和可以自动生成用于这种存储器的布局的计算机系统或个人计算机(PC)输入设计准则，这显著地减少设计包括SRAM或DRAM的集成电路(IC)的开销。另一方面，由于设计上的复杂性，没有使用编译器对其进行设计的FRAM通常不能友好地在编译器中使用；结果，FRAM传统上一直是定制设计的焦点，这是耗时且劳动密集的。因此，需要FRAM编译器。

美国专利号7,461,371；美国专利授权前公开号2005/0088887以及美国专利授权前公开号2010/0226162中描述了传统系统和/或电路的一些示例。

发明内容

本发明的一个方面提供设备。

在所描述的实施例中，该设备包括第一阵列段，其具有：布置在第一组行和第一组列内的第一阵列铁电存储器单元，其中来自第一组行的每行与来自第一组位线的至少一条位线和来自第一组板线的至少一条板线关联，并且其中来自第一组列的每列与来自第一组字线的至少一条字线关联；以及第一组位线单元，其中每条位线耦合到来自第一组位线的至少一条位线；第二阵列段，其具有：布置在第二组行和第二组列内的第二阵列铁电存储器单元，其中来自第二组行的每行与来自第二组位线的至少一条位线和来自第二组板线的至少一条板线关联，并且其中来自第二组列的每列与来自第二组字线的至少一条字线关联；以及第二组位线单元，其中每条位线耦合到来自第二组位线的至少一条位线；传感电路，其位于第一阵列段和第二阵列段之间，其中第二电路包括多个感应放大器，并且其中每个感应放大器耦合到来自第一组位线的至少一条位线且耦合到来自第二组位线的至少一条位线；第一板驱动器，其耦合到来自第一组板线的每条板线且其位于基本上与第一阵列段邻近的位置；第二板驱动器，其耦合到来自第二组板线的每条板线且其位于基本上与第二阵列段邻近的位置；第一行接口电路，其耦合到来自第一组字线的每条字线且其位于基本上与第一板线驱动器中的至少一个和第一阵列段邻近的位置；第二行接口电路，其耦合到来自第二组字线的每条字线且其位于基本上与第二板线驱动器中的至少一个和第二阵列段邻近的位置；字线升压电路，其耦合到第一和第二行接口电路且其在第一和第二行接口电路之间；输入/输出(IO)总线，其耦合到每个感应放大器且其位于基本上与第一和第二阵列段中的至少一个邻近的位置；纠错码(ECC)逻辑电路，其耦合到IO总线并基本上与其邻近；以及控制器，其耦合到IO总线、ECC逻辑电路、传感电路、第一行接口电路和第二行接口电路，其中控制器基本上与第一和第二行接口电路、IO总线以及ECC逻辑电路中的至少一个邻近。

在特定实施例中，每个位线单元可包括预充电电路。每个位线单元可耦合到一对位线，其中每个位线单元进一步包括：耦合到其位线对的预充电电路，和耦合到预充电电路和其感应放大器的多路复用器，其中多路复用器由控制器控制。进一步地，来自第一和第二组位线的每条位线可包括真位线和补位线，并且每个铁电存储器单元可包括：第一MOS晶体管，其在其漏极处耦合到其真位线和在其栅极处耦合到其字线；第一铁电电容器，其耦合在第一MOS晶体管的源极和其板线之间；第二MOS晶体管，其在其漏极处耦合到其补位线和其栅极处耦合到其字线；以及第二铁电电容器，其耦合在第二MOS晶体管的源极和其板线之间。

在特定实施例中，ECC逻辑电路可进一步包括：多个校正子发生器，其经耦合接收来自传感电路的未纠正的读数；多个纠错器电路；以及多个纠错器奇偶校验电路，其中多个纠错器电路和多个纠错器奇偶校验电路耦合到多个校正子发生器，以生成纠正的读数。

在特定实施例中，第一行接口电路可与第一阵列段邻近，并且第二行接口电路可与第二阵列段邻近。

本发明的另一个方面提供用于生成铁电随机存取存储器(FRAM)的布局的计算机程序，其收录在非临时性存储介质上并通过处理器可执行。

在所描述的实施例中，计算机程序包括用于接收FRAM规范的计算机编码、用于从非临时性存储介质取回FRAM布置图和设计规则的计算机编码，以及用于基于FRAM规范和设计规则组合FRAM的布局的计算机编码。