[发明专利]用于半导体封装的多层基底

说明书

本发明提供半导体基底(105、105a)，其包括形成在牺牲性载体(110)上的两层或多层堆积的结构层(120、220)。每个堆积的结构层包括导体迹线层(114a)和互连层(118a、218a)，结构层模制在树脂模塑料内。该模塑料的顶表面被研磨，然后，由粘合层(123、124、224)沉积。然后在最外面的导体迹线层(128a、228a)形成在粘合层上且载体(110)或加强环(110b)被移去之后，可以获得多层基底(105、105a)。

技术领域

本发明涉及用于半导体封装的多层基底以及制造此类基底的方法。

背景技术

传统的半导体芯片安装在引线框架上。这些引线框架通常这样形成：用光阻材料层涂敷铜基底，使用掩模暴露出光阻材料层上的图案，积极或消极地除去光阻材料层，然后蚀刻掉铜以给出刻有图案的引线框架。然而，此类通过蚀刻形成的带有图案的引线框架不适合与需要比传统引线框架更细且更紧密的导电迹线的芯片一起使用。蚀刻过程固有地会造成底切，对于高产量的制造来说，由此形成的细导电迹线可能具有可靠性问题。

授予新加坡先进封装私人有限公司(Advanpack Solutions)的美国专利第7,795,071号描述了形成用于半导体封装的单层带图案基底的方法。一组带图案的导体布局形成在钢载体上，将绝缘材料注入到模具腔内以密封带图案导体布局的导电迹线。移去钢载体之后，含有一组图案的导体布局的基底便形成。有利的是，带图案的导体布局嵌入或凹入基底的绝缘材料中，使得更细且更紧密的导电迹线被有效地制造。带图案的导体布局彼此电气绝缘，而在传统引线框架上，对应于每个芯片的每个导体布局电气地连接到邻近的布局上。

由此可以看到，需要形成具有更加复杂导电迹线的布线的多层基底，以支持集成电路的后续设计。有利的是，这些多层基底允许各独立的导体层用于信号、电源、数字/模拟电路等。

发明内容

下面给出简化的概述，以提供对本发明的基本理解。该概述不是本发明外延的综述，并不意图标识出本发明的关键特征。相反，将以一般化的形式给出本发明的发明构思中的一些，其作为下面的详细描述的前序。

本发明寻求提供基底，其含有形成在牺牲性载体上的两个或多个堆积的结构层。每个堆积的结构层包括导体迹线层和互连层。每个堆积的结构层模制在模制复合物(molding compound)内。然后通过形成最外导体迹线层并移去载体，来完成该多层基底。

在一个实施例中，本发明提供多层基底，多层基底包括：牺牲性载体，其能够导电且能够被化学蚀刻；第一导体迹线层，其形成在牺牲性载体上；第二导体迹线层和设置在第一和第二导体迹线层之间的互连层，其中，互连层连接第一和第二导体迹线层之间的选定区域。

在多层基底的一个实施例中，第一导体迹线层和互连层被封装在模制复合物内。模制的封装的顶表面被研磨，粘合层沉积在研磨表面上。该粘合层可以是聚酰亚胺层。多层基底因此包括两个或多个堆积层，每个堆积层由导体迹线层、互连层和粘合层组成，使得最外层是导体迹线层。

在另一实施例中，本发明提供制造多层基底的方法。该方法包括：在牺牲性载体上形成第一导体迹线层，其中，第一导体迹线层包含多个导体迹线布局；在第一导体迹线层上形成互连层，其中，互连层包括导体短柱，短柱与第一导体迹线层的选定区域连接；将第一导体迹线层和互连层封装在模制复合物内；将已模制的封装表面研磨成平面并暴露出导体短柱；将粘合层沉积在已磨削的封装表面上；重复以上步骤以形成多层基底的附加的堆积结构，使得有两个或更多个堆积的结构层；以及在顶部堆积结构层上形成最外导体迹线层。

在另一实施例中，该方法还包括：用阻焊掩模层密封最外导体迹线层；选择性地移去阻焊掩模层以暴露出最外导体迹线层的区域，以用于外部的电气连接。