[发明专利]具有多个电荷存储层的存储器晶体管

说明书

提供一种包含非易失性存储器的半导体设备以及制造所述半导体设备以改善其性能的方法。通常，所述设备包含存储器晶体管，所述存储器晶体管包含：多晶硅沟道区，其电气连接在衬底中形成的源极区和漏极区；氧化物‑氮化物‑氮化物‑氧化物(ONNO)堆叠，其被布置在所述沟道区之上；以及高功函数栅电极，其在所述ONNO堆叠的表面之上形成。在一个实施方案中，所述ONNO堆叠包含多层电荷俘获区，所述多层电荷俘获区包含富氧的第一氮化物层和被布置在所述第一氮化物层之上的贫氧的第二氮化物层。还公开其他实施方案。

相关申请的交叉引用

本申请是2011年11月3日提交的共同未决的美国申请序列第13/288,919号的部分继续申请，所述美国申请序列第13/288,919号是2008年5月13日提交的美国申请序列号第12/152,518号，即2011年11月22日发布的现在的专利第8,063,434号的分案，所述专利第8,063,434号在35U.S.C.119(e)下要求2007年5月25日提交的美国临时专利申请序列第60/940,160号的优先权权益，所有的这些申请在此通过引用以其整体并入。

技术领域

本发明通常涉及半导体设备，并且更特别地涉及包含非易失性半导体存储器的集成电路以及制造所述半导体设备的方法。

背景

非易失性半导体存储器是可以被电擦除并且被重新编程的设备。广泛用于电脑和其他电子设备中以及之间的一般的数据存储和传输的一种类型的非易失性存储器是闪速存储器，比如分栅闪速存储器。分栅闪速存储器晶体管具有与常规的逻辑晶体管(比如，金属-氧化物-半导体场效应晶体管(MOSFET))的架构类似的架构，因为其还包含在连接衬底中的源极和漏极的沟道上形成的控制栅。然而，存储器晶体管还包含在控制栅和沟道之间并且通过绝缘层或电介质层与两者绝缘的存储器或电荷俘获层。被施加到控制栅的编程电压在电荷俘获层上俘获电荷，由控制栅部分地取消或屏蔽电场，从而改变晶体管的阈值电压(V_T)并且编程存储器单元。在读出期间，V_T中的这样的位移通过在施加预先确定的读出电压下存在或不存在流过沟道的电流来感测。为了擦除存储器晶体管，擦除电压被施加到控制栅以恢复或逆转V_T的位移。

对于闪速存储器的优点的重要衡量是数据保留时间，该数据保留时间是存储器晶体管在没有施加电力的情况下可以保留电荷或保持被编程的时间。在电荷俘获层中存储或俘获的电荷由于通过绝缘层的泄漏电流而随时间减小，从而减少编程的阈值电压(VTP)和擦除的阈值电压(VTE)之间的差异，这限制存储器晶体管的数据保留。

常规存储器晶体管和形成该存储器晶体管的方法所存在的一个问题在于，电荷俘获层通常具有差的或随时间减小的数据保留，这限制有效的晶体管寿命。参考图1A，如果电荷俘获层是富硅(Si)的，则在由曲线图或线102代表的VTP和由线104代表的VTE之间存在大的初始窗口或差异，但窗口在保留模式中崩溃得非常迅速，到寿命终止(EOL 106)的时间少于约1.E+07秒。

参考图1B，如果在另一方面，假设电荷俘获层是高质量氮化物层，即具有低化学计量浓度的Si的层，那么在保留模式中窗口的崩溃速率或Vt的斜率将减少，然而初始的程序擦除窗口也被减少。此外，在保留模式中Vt的斜率仍然是相当陡峭的，并且泄漏路径没有被充分地最小化以明显改善数据保留，因此EOL 106仅仅被适度改善。

另一个问题在于，半导体存储器越来越多地在集成电路(IC)中将逻辑晶体管(比如MOSFET的)与存储器晶体管组合，该集成电路在用于嵌入式存储器或系统级芯片(SOC)应用的普通衬底上制造。用于形成存储器晶体管的性能的多种当前工艺与用于制造逻辑晶体管的工艺是不兼容的。

因此，存在对存储器晶体管以及形成该存储器晶体管的方法的需求，其提供改善的数据保留和增加的晶体管寿命。还期望的是，形成存储器设备的方法与用于在普通衬底上形成的相同的IC中形成逻辑元件的方法是兼容的。