[发明专利]低噪声低参考毛刺的倍频延迟锁定环

说明书

公开了一种延迟锁定环(DLL)电路，该延迟锁定环电路能生成具有是输入振荡信号的整数倍的频率的输出振荡信号。该DLL包括相位检测器、电荷泵以及压控振荡器(VCO)。该相位检测器响应于参考信号和反馈信号之间的相位差生成UP控制信号和DN控制信号。电荷泵响应于UP控制信号和DN控制信号生成控制电压。VCO响应于该控制电压来调整输出振荡信号的频率，响应于输入振荡信号来生成参考信号，并且响应于输出振荡信号来生成反馈信号。

技术领域

本发明实施例一般涉及延迟锁定环，并且具体而言涉及具有倍频器的延迟锁定环。

相关技术背景

锁相环(PLL)和延迟锁定环(DLL)可被用于执行诸如使时钟信号去偏斜、恢复时钟信号、合成时钟频率以及实现时钟分布网络等任务。PLL一般采用可变频电路(诸如压控振荡器(VCO))来将输出信号锁定至参考信号，而DLL一般采用可变延迟电路(诸如压控延迟线)来将输出信号锁定至输入信号。

更具体地，PLL一般包括相位检测器和压控振荡器(VCO)。包括接收控制电压的输入以及生成振荡输出信号的输出的VCO响应于控制电压来调整振荡输出信号的频率。由相位检测器和其它环路部件(诸如电荷泵和滤波器)生成的控制电压稳定至使VCO以期望频率振荡的值。另外，相位检测器的输出处的相位误差趋于零。因此，在操作期间，该环路调整控制电压从而使VCO在稳定状态中以期望频率振荡并且使输出时钟的相位与参考时钟的相位具有特定关系。

DLL一般包括相位检测器和压控延迟线。该环路调整控制电压从而使延迟线提供期望的延迟(并且相位检测器的输出处的相位误差为零)。具有接收控制电压和输入信号的输入的压控延迟线选择性地延迟输出信号直到所述输出信号与所述输入信号达成延迟锁定。对于将时钟频率倍增整数值倍而言DLL可能是比PLL更合意的，因为举例而言DLL一般比PLL提供更多的稳定性，采用较小的环路滤波器，并且呈现较低的相位噪声。

图1示出常规的DLL电路100，该DLL电路100将输出时钟信号CLK_OUT与输入时钟信号CLK_IN进行延迟锁定。更具体地，DLL电路100包括相位和频率检测器(PFD)110、电荷泵120、环路滤波器130和压控延迟线140。晶体振荡器可以生成到PFD 110和延迟线140的第一输入的振荡时钟信号CLK_IN。PFD 110将CLK_IN的相位与反馈信号CLK_FB作比较以生成上升(UP)和下降(DN)控制信号，所述上升(UP)和下降(DN)控制信号通过电荷泵120转换成与这两个时钟的相位差成比例的电荷(Qc)。由电荷泵生成的电荷被滤波器130滤波(例如，积分)并且作为控制电压Vc提供给延迟线140。包括多个(n个)串联连接的延迟元件141的延迟线140响应于Vc而选择性地延迟CLK_IN以生成CLK_OUT，所述延迟元件141提供对应数目个延迟抽头T1–Tn。以此方式，通过调整延迟线140内的信号延迟直至CLK_OUT的周期等于CLK_IN的周期，作为反馈信号CLK_FB提供给PFD 110的输出信号CLK_OUT可以与输入信号CLK_IN同步(例如，延迟锁定)。

延迟抽头T1-Tn提供时钟信号的多个相位延迟(例如，Φ_ι,Φ₂,...Φ_n)。由此，图1的DLL 100可以通过对抽头T1–Tn处的多个时钟相位执行逻辑运算以实现输入信号CLK_IN的倍频来用作频率合成器。遗憾的是，对由抽头T1-Tn提供的多个时钟相位执行逻辑运算可招致不期望的延迟，这进而可能不合意地生成输出时钟信号中的毛刺。将DLL 100用作倍频器的另一弊端是难以实现倍增因子的可编程性。

因此，需要提供一种能将参考频率倍增任意整数值倍且同时最小化输出时钟信号内的噪声和毛刺的倍频DLL。

概述