[发明专利]具有锗有源层及其下方的寄生漏电屏障层的半导体器件

说明书

技术领域

本发明的实施例涉及半导体器件领域，具体而言，涉及具有锗有源层及其下方的寄生漏电屏障层的半导体器件。

背景技术

近几十年来，集成电路中部件的规模缩小是日益增长的半导体工业背后的驱动力。到越来越小的部件的规模缩小实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，收缩晶体管尺寸允许在芯片上包含增大数量的存储器件，从而能够制造出具有增大容量的产品。但对于更大容量的驱动并非没有问题。优化每一个器件的性能的必要性变得日益显著。

在集成电路器件的制造中，诸如三栅晶体管的多栅晶体管随着器件尺寸不断缩小而变得更为普遍。在传统工艺中，通常在体硅衬底或者绝缘体上硅结构衬底上制造三栅晶体管。在一些情况下，体硅衬底由于其成本较低，并且因为它们实现了不太复杂的三栅制造工艺而是优选的。在其他情况下，绝缘体上硅结构衬底由于它们可以提供减小的漏电而是优选的。

在体硅衬底上，在将金属栅极电极的底部与在晶体管体的底部的源极和漏极延长尖端(即“鳍状物”)对准时，用于三栅晶体管的制造工艺常常遇到问题。当在体衬底上构成三栅晶体管时，为了最佳的栅极控制并减少短沟道效应，需要适当的对准。例如，如果源极和漏极延长尖端比金属栅极电极更深，就会发生穿通效应。可替换地，如果金属栅极电极比源极和漏极延长尖端更深，结果就会是不希望出现的栅极电容寄生。

已经尝试了许多不同技术来减少晶体管的结漏。但在结漏抑制领域中仍需要显著的改进。

附图说明

图1示出了传统半导体器件的横截面图。

图2示出了根据本发明的实施例的具有锗有源层和下方的寄生漏电屏障(leakage barrier)层的半导体器件的横截面图。

图3示出了根据本发明的实施例的具有锗有源层和下方的寄生漏电屏障层的平面半导体器件的横截面图。

图4示出了根据本发明的实施例的具有锗有源层和下方的寄生漏电屏障层的非平面半导体器件的斜角图。

图5A示出了根据本发明的实施例的基于纳米线的半导体结构的三维横截面图。

图5B示出了根据本发明的实施例的沿a-a’轴的图5A的基于纳米线的半导体结构的横截面沟道视图。

图5C示出了根据本发明的实施例的沿b-b’轴的图5A的基于纳米线的半导体结构的横截面间隔体视图。

图6A-6D示出了根据本发明的实施例的表示制造具有锗纳米线和下方的寄生漏电屏障层的竖直排列的纳米线半导体器件的方法中的不同操作的三维横截面图。

图7示出了根据本发明的一个实施方式的计算设备。

具体实施方式

将说明具有锗有源层及其下方的寄生漏电屏障层的半导体器件。在以下说明中，阐述了多个特定细节，例如特定集成和材料状况，以便体硅对本发明的实施例的透彻理解。对于本领域技术人员来说，显然，本发明的实施例的实践可以无需这些特定细节。在其他实例中，没有说明诸如集成电路设计布局的公知的特征，以免不必要地使得本发明的实施例模糊不清。而且，会理解，附图中所示的不同实施例是说明性表示，不一定按照比例绘制。

以下说明的一个或多个实施例涉及减少锗有源层器件中的寄生漏电的方案和得到的结构。例如，一个或多个实施例对于改进基于锗的纳米线或栅极全包围器件中的性能尤其有效。

为了举例说明本文所述的概念，图1示出了传统半导体器件的横截面图。参考图1，传统器件100包括锗(Ge)沟道区102，借助弛豫的硅锗(SiGe)缓冲层106生长在硅(Si)衬底104上(例如70％的SiGe缓冲区，其逐渐转化为50％的SiGe，并最终达到基本上纯Ge沟道区102)，以管理在Ge与Si之间的晶格失配。但这些SiGe缓冲层106相当导电，因为它们允许在沟道区102下方的区域内，至少在SiGe缓冲层106内，的并行传导。并行传导可以导致器件100中从源极区110到漏极区112的寄生漏电，如由箭头108所示的。注意，图1还示出了隔离区114和栅极电极叠置体116，例如氮化钛(TiN)栅极116B和高k电介质116A电极叠置体116。注意，这种漏电即使在卷绕式或纳米线布置中也会发生，其中包括了布置在底部栅极绝缘层(BGI)结构120上的底部栅极电极叠置体116’。