[发明专利]用单个多晶硅层形成浮动栅极存储单元的半导体存储阵列的自对准方法

说明书

技术领域

本发明涉及形成半导体存储单元的自对准方法。

背景技术

使用浮动栅极而在其上存储电荷的非易失性半导体存储单元及形成于半导体衬底中的这些非易失性存储单元的存储阵列在现有技术中是众所周知的。通常，这些浮动栅极存储单元一直是分裂栅类型或层栅类型的。

半导体浮动栅极存储单元阵列的可制造性所面临的问题之一一直是诸如源极、漏极、控制栅极及浮动栅极的各种组件的对准。随着半导体处理的集成设计规则减少，从而降低最小光刻特征，对精确对准的需求变得愈发关键。各种部件的对准还决定半导体产品的制造产量。

自对准在现有技术中是众所周知的。自对准是指如下行为：对涉及一种或多种材料的一个或多个步骤进行处理，使得这些特征在那个步骤处理中相对于彼此自动地对准。因此，本发明使用自对准技术来实现具有分裂栅类型的半导体存储阵列的制造。

不断需要缩小存储单元阵列的大小，以便使单个晶圆上的存储单元的数目最大。形成分裂栅类型存储单元以形成横向彼此邻近且在衬底之上的控制栅极及浮动栅极是众所周知的。然而，单独的栅极形成过程通常用以形成浮动栅极及控制栅极。单独的形成过程需要额外的光刻掩模及掩模步骤。另外，随着存储单元的大小按比例缩小，变得越来越难以使这两个栅极彼此对准、以及准确地控制将这两个栅极彼此隔开的绝缘层的厚度。

存在形成用于分裂栅非易失性存储单元的浮动栅极及控制栅极的过程中的改进的技术的需要。

发明内容

一种形成分裂栅非易失性存储单元的方法包括：在衬底上形成第一绝缘材料层；在所述第一绝缘层上形成导电材料层；在所述导电层上形成第二绝缘材料层；在所述第二绝缘层中形成向下延伸到所述导电层且暴露所述导电层的第一沟槽；在所述第一沟槽中形成间隔物，所述间隔物是通过在所述第一沟槽的底部的间隙来隔开的，所述间隙暴露所述导电层的一部分；借由通过所述间隙执行各向异性蚀刻而形成通过所述导电层的第二沟槽；以留下所述导电材料层的第一区块及第二区块的方式选择性地移除所述导电层的多个部分，所述第一区块及所述第二区块是通过所述第二沟槽彼此隔开的；用绝缘材料填充所述第二沟槽；及在所述衬底中形成间隔开的第一区域及第二区域，在所述第一区域及所述第二区域之间于所述衬底中有通道区域，其中，所述第一区域及所述第二区域具有第一导电类型且所述通道区域具有不同于所述第一导电类型的第二导电类型，且其中，所述通道区域包括在所述第一区块下的第一部分及在所述第二区块下的第二部分。

本发明的其他目的及特征将通过审阅说明书、权利要求及所附诸图而变得明显。

附图说明

图1A是在形成隔离区域的过程中所使用的半导体衬底的俯视图。

图1B是示出形成隔离区域及有源区域的初始处理步骤的沿着线1B-1B所截取的结构的横截面图。

图1C是示出在形成隔离区域及有源区域的过程中的下一步骤的结构的俯视图。

图1D是示出在图1C中的结构中形成的隔离沟槽的沿着线1D-1D所截取的该结构的横截面图。

图1E是示出隔离沟槽中隔离材料区块的形成的图1D中的结构的横截面图。

图1F是示出隔离区域的最终结构的图1E中的结构的横截面图。

图2A至图2H是依序示出在浮动栅极存储单元的非易失性存储阵列的形成中在图1F中的半导体结构的处理中的步骤的、沿着线2A-2A所截取的该半导体结构的横截面图。

具体实施方式

在图1A至图1F及图2A至图2H中示出了形成非易失性存储装置的方法。此方法以半导体衬底10开始，半导体衬底10优选地为P型的且在现有技术中是众所周知的。

隔离区域形成

图1A至图1F示出了在衬底上形成隔离区域的众所周知的STI方法。参看图1A，示出了半导体衬底10（或其半导体阱）的俯视平面图，半导体衬底10优选地为P型的且在现有技术中是众所周知的。第一材料层12及第二材料层14被形成（例如，生长或沉积）于衬底上。例如，第一层12可为二氧化硅（下文中为“氧化物”），其通过诸如氧化或氧化物沉积（例如，化学气相沉积或CVD）的任何众所周知的技术形成于衬底10上。也可使用氮掺杂的氧化物或其它绝缘电介质。第二层14可为氮化硅（下文中为“氮化物”），其优选地通过CVD或PECVD形成于氧化物层12之上。图1B示出了所得结构的横截面。