[发明专利]存储器访问控制模块以及相关方法

权利要求书

1.一种存储器访问控制模块，包括：

第一数据接口，用于根据第一数据总线位大小和第一时钟频率向第一数据通信总线和从第一数据通信总线进行数据传输；

多个仲裁模块，被连接以根据所述第一数据总线位大小和所述第一时钟频率与所述第一数据接口进行数据通信；

多个存储器区，被连接以根据所述第一数据总线位大小和所述第一时钟频率与所述多个仲裁模块进行数据通信，使得所述多个存储器区的每一个被连接以与所述多个仲裁模块中的不同的一个仲裁模块进行数据通信；

第二数据接口，用于根据第二数据总线位大小和第二时钟频率向第二数据通信总线和从第二数据通信总线进行数据传输，所述第二数据总线位大小是所述第一数据总线位大小的整数倍，所述第一时钟频率是所述第二时钟频率的整数倍；

分道器模块，被连接以根据所述第二数据总线位大小和所述第二时钟频率与所述第二数据接口进行数据通信，所述分道器模块还被连接以根据所述第一数据总线位大小和第一时钟频率与所述多个仲裁模块进行数据通信，其中所述分道器模块包括数据缓冲器、数据传输控制器、数据先进先出、第一加载/储存MUX、以及第二加载/储存DEMUX，所述分道器模块被配置为：

a)在储存操作期间，将从所述第二数据接口接收的数据从所述第二数据总线位大小分割为所述第一数据总线位大小的多个数据段，

b)在所述储存操作期间，根据所述第一时钟频率将所述第一数据总线位大小的数据段经由所述多个仲裁模块中的相应的那些沿各自的数据通道发送到所述多个存储器区中的寻址的那些存储器区，

c)在加载操作期间根据所述第一数据总线位大小和第一时钟频率从所述多个存储器区中的寻址的那些存储器区经由所述多个仲裁模块中的相应的那些接收数据，以及

d)根据所述第一数据总线位大小和所述第一时钟频率通过所述数据缓冲器将所接收到的数据发送到所述数据传输控制器，通过使用所述数据传输控制器将所接收的数据组合成第二数据总线位大小，并且根据所述第二时钟频率将所组合的数据发送到所述第一加载/储存MUX，根据所述第二数据总线位大小和所述第二时钟频率，将所组合的数据通过所述数据先进先出发送并且从所述第二加载/储存DEMUX输出。

2.如权利要求1所述的存储器访问控制模块，其中，所述第一数据通信总线被连接以与计算机处理器进行数据通信，并且所述第二数据通信总线被连接以与系统总线主控器进行数据通信。

3.如权利要求1所述的存储器访问控制模块，其中，所述第一数据总线位大小是32位，并且所述第二数据总线位大小是64位。

4.如权利要求1所述的存储器访问控制模块，其中，所述第二数据总线位大小是所述第一数据总线位大小的2倍。

5.如权利要求4所述的存储器访问控制模块，其中，所述第一时钟频率是所述第二时钟频率的2倍。

6.如权利要求1所述的存储器访问控制模块，还包括：

第一译码器，连接在所述第一数据接口和所述多个仲裁模块之间，所述第一译码器被定义为确定存储器访问请求被引导到的存储器地址，所述第一译码器被定义为将所述存储器访问请求引导到所述多个仲裁模块之一,所述多个仲裁模块之一连接到所述多个存储器区中的包括所述确定的存储器地址的一个存储器区。

7.如权利要求1所述的存储器访问控制模块，其中，所述第一数据总线位大小的数据段的数量等于所述第二数据总线位大小大于所述第一数据总线位大小的整数倍，且数据通道的数量等于所述第二数据总线位大小大于所述第一数据总线位大小的整数倍。

8.如权利要求7所述的存储器访问控制模块，其中，每一个数据通道被连接以访问所述多个存储器区的一部分，使得所述多个存储器区的每一个能够被所述数据通道之一访问。