[发明专利]存储器访问控制模块以及相关方法

说明书

第一(104)和第二(106)数据接口提供去往多个存储器区(109A‑109D)和来自多个存储器区(109A‑109D)的数据传输。第一数据接口(104)使用第一总线大小(bs1)和第一时钟频率(clk1)。第二数据接口(106)使用第二总线大小(bs2)和第二时钟频率(clk2)。第二总线大小(bs2)是第一总线大小(bs1)的整数倍。第一时钟频率(clk1)是第二时钟频率(clk2)的整数倍。分道器模块(105)将来自第二数据接口(106)的数据分割为第一总线大小(bsl)的数据段并使用第一时钟频率(clk1)将它们发送所述多个存储器区中的寻址的那些存储器区(109A‑109D)。分道器模块(105)根据第一总线大小(bs1)和第一时钟频率(clk1)从多个存储器区(109A‑109D)接收数据，将所述数据组合为第二总线大小(bs2)，并使用第二时钟频率(clk2)将所述数据发送到第二数据接口(106)。

技术领域

许多计算系统可以包括操作在不同的时钟频率上并且具有不同的数据总线位大小的组件和/或子系统。例如，计算系统可以包括操作在比系统总线主控器(master)更高的时钟频率处的处理器。并且，相同的计算系统可以具有如下系统总线，该系统总线具有比其处理器总线更大的位大小。在该示例计算系统中，连接到系统总线的处理器和组件两者将需要访问一定量的计算机存储器(memory，或内存)。由于在时钟频率和总线大小上的差异，处理器和系统总线主控器可能需要根据其各自的时钟频率和总线大小而操作的不同的计算机存储器。但是，使用根据不同的时钟频率和总线大小而操作的多存储器器件对计算系统增加费用和复杂性。因此，所感兴趣的是，处理器和系统总线主控器两者不论其在时钟频率和总线大小上的差异，都能够使用共同共享的存储器器件。在该上下文中产生本发明。

发明内容

在一实施例中，公开了存储器访问控制模块。该存储器访问控制模块包括：第一数据接口，用于根据第一数据总线位大小和第一时钟频率向第一数据通信总线和从第一数据通信总线进行数据传输。该存储器访问控制模块还包括多个仲裁模块，被连接以根据该第一数据总线位大小和该第一时钟频率与该第一数据接口进行数据通信。存储器访问控制模块还包括：多个存储器区(bank)，被连接以根据该第一数据总线位大小和该第一时钟频率与该多个仲裁模块进行数据通信，使得该多个存储器区的每一个被连接以与该多个仲裁模块中的不同的一个仲裁模块进行数据通信。存储器访问控制模块还包括，第二数据接口，用于根据第二数据总线位大小和第二时钟频率向第二数据通信总线和从第二数据通信总线进行数据传输。该第二数据总线位大小是该第一数据总线位大小的整数倍。该第一时钟频率是该第二时钟频率的整数倍。存储器访问控制模块还包括：分道器(channelizer)模块，被连接以根据该第二数据总线位大小和该第二时钟频率与该第二数据接口进行数据通信。该分道器模块还被连接以根据该第一数据总线位大小和第一时钟频率与该多个仲裁模块进行数据通信。该分道器模块定义为，在储存操作期间将从该第二数据接口接收的数据从该第二数据总线位大小分割为该第一数据总线位大小的多个数据段。分道器模块还被定义为，在该储存操作期间根据该第一时钟频率将该第一数据总线位大小的数据段经由该多个仲裁模块中的相应的那些沿各自的数据通道发送到该多个存储器区中的寻址的那些存储器区。分道器模块还被定义为，在加载操作期间根据该第一数据总线位大小和第一时钟频率从该多个存储器区中的寻址的那些存储器区经由该多个仲裁模块中的相应的那些接收数据。分道器模块还被定义为，将在该加载操作期间从该多个存储器区接收的数据组合为该第二数据总线位大小并根据该第二时钟频率将该第二数据总线位大小的组合的数据发送到该第二数据接口。