[发明专利]半导体器件用接合线及其制造方法

说明书

技术领域

本发明的构思涉及半导体器件用接合线及其制造方法，并且更具体涉及半导体器件用接合线及其制造方法，能够降低对芯片的损害，同时防止芯材料暴露，并且提高耐酸性和在第二侧面处的接合性。

背景技术

在用于安装半导体器件的封装件中存在多种结构。接合线广泛用于连接基板和半导体器件或连接多个半导体器件。已经广泛使用金接合线作为接合线。然而，因为金接合线价格高并且其价格最近迅速上涨，对可以代替金接合线的接合线的需求增加。

为了代替金接合线，已经完成了许多研究和努力。铜(Cu)接合线被给予了很高的期望。因为单层Cu接合线的表面容易在空气中氧化，对焊盘或引线的接合性可能会变差。为了解决该问题，提出了通过用另一种金属覆盖单层Cu接合线的表面得到的多层Cu接合线。

当在Cu芯材料上形成异种金属并且进行多次拉线以便制造多层Cu接合线时，异种金属可能消去从而可能使Cu芯材料暴露。当使Cu芯材料暴露时，可能会出现与单层Cu接合线的问题相同的问题。因此，当将这种多层Cu接合线应用于半导体器件时，可能会出现缺陷。

此外，需要提高多层Cu接合线与焊盘或引线的接合性。

发明构思详述

技术问题

本发明的构思提供半导体器件用接合线的制造方法，其能够降低对芯片的损害，同时防止芯材料暴露，并且提高耐酸性和在第二侧面处的接合性。

本发明的构思还提供半导体器件用接合线，其能够降低对芯片的损害，同时防止芯材料暴露，并且提高耐酸性和在第二侧面处的接合性。

技术方案

根据本发明的构思的一个方面，提供了一种半导体器件用接合线的制造方法，所述制造方法包括：在具有第一金属作为主要组分的芯材料上形成具有第二金属作为主要组分的第一涂层；对在其上形成了所述第一涂层的所述芯材料进行拉线；以及在所述拉线之后在所述芯材料和所述第一涂层上形成具有第三金属作为主要组分的第二涂层。

在这里，所述第一金属是Cu、Ag或它们的合金，所述第二金属是Au、Ag、Pt、Pd或它们的合金，并且所述第三金属是Au、Ag、Pt、Pd或它们的合金。所述第一金属可以与所述第二金属不同。

在所述第二涂层的形成之后可以进行不多于两次的拉线。在所述第二涂层的形成之后可以不进行拉线。

所述制造方法还可以包括在所述第二涂层的形成之后将所述第二涂层的表面粗糙化。此时，所述第二涂层的表面的所述粗糙化可以包括等离子体处理所述第二涂层。所述第二涂层的表面可以具有约1nm至约6nm的粗糙度。

根据本发明的构思的另一个方面，提供一种半导体器件用接合线，所述接合线包括：芯材料，所述芯材料具有作为主要组分的第一金属；第一涂层，所述第一涂层形成在所述芯材料的表面上，并且具有作为主要组分的第二金属，所述第二金属的组分和组成与所述第一金属的组分和组成不同；和第二涂层，所述第二涂层包围所述芯材料和所述第一涂层，并且具有作为主要组分的第三金属，所述第三金属的组分和组成与所述第二金属的组分和组成不同。

在这里，所述第一金属是Cu、Ag或它们的合金，所述第二金属是Au、Ag、Pt、Pd或它们的合金，所述第三金属是Au、Ag、Pt、Pd或它们的合金，并且所述第二涂层的表面具有约1nm至约6nm的粗糙度。

此时，所述第一涂层和所述第二涂层的组合的厚度可以为约30nm至约100nm。所述第一涂层的厚度可以为约25nm至约85nm。

所述第一涂层和所述第二涂层的组合的横截面积可以为所述接合线的横截面积的约0.597％至约1.97％。所述第一涂层和所述第二涂层的组合的横截面积可以为所述接合线的横截面积的约0.993％至约1.97％。所述第一涂层和所述第二涂层的组合的横截面积可以为所述接合线的横截面积的约1.189％至约1.581％。

根据本发明的构思的另一个方面，提供一种半导体器件用接合线，所述接合线包括：芯材料，所述芯材料具有作为主要组分的第一金属；和涂层，所述涂层形成在所述芯材料的表面上，并且具有作为主要组分的第二金属，所述第二金属的组分和组成与所述第一金属的组分和组成不同。所述涂层的表面具有约1nm至约6nm的粗糙度。

在这里，所述第一金属可以是Cu、Ag或它们的合金，所述第二金属可以是Au、Ag、Pt、Pd或它们的合金。

有益效果

通过使用根据本发明的构思的接合线及其制造方法，可以降低对芯片的损害，同时防止芯材料暴露，并且提高耐酸性和在第二侧面处的接合性。

附图描述