[发明专利]三维闪存存储器系统

说明书

本发明公开了一种三维闪存存储器系统。

技术领域

本发明公开了一种三维闪存存储器系统。

背景技术

使用浮栅来在其上存储电荷的闪存存储器单元和形成于半导体衬底中的此类非易失性存储器单元的存储器阵列在现有技术中是众所周知的。通常，此类浮栅存储器单元一直是分裂栅类型或层栅类型的。

一种现有技术的非易失性存储器单元10在图1中示出。分裂栅超快闪(SF)存储器单元10包括第一导电类型（诸如P型）的半导体衬底4。衬底1具有在其上形成第二导电类型（诸如N型）的第一区2（也称为源极线SL）的表面。也具有第二导电类型（诸如N型）的第二区3（也称为漏极线）形成在衬底1的该表面上。在第一区2与第二区3之间为沟道区4。位线(BL)9连接到第二区3。字线(WL) 8（也称为选择栅）被定位在沟道区4的第一部分上方并与其绝缘。字线8几乎不与或完全不与第二区3重叠。浮栅(FG) 5在沟道区4的另一部分上方。浮栅5与该另一部分绝缘，并与字线8相邻。浮栅5还与第一区2相邻。耦合栅(CG) 7（也称为控制栅）位于浮栅5上方并与其绝缘。擦除栅(EG) 6在第一区2上方并与浮栅5和耦合栅7相邻，且与该浮栅和该耦合栅绝缘。擦除栅6也与第一区2绝缘。

用于现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheim tunneling mechanism)，借助在其他端子等于零伏特的同时在擦除栅EG 6上施加高电压来擦除单元10。电子从浮栅FG 5隧穿到擦除栅EG 6中，导致浮栅FG 5带正电，从而打开处于读取状态的单元10。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制，借助在耦合栅CG 7上施加高电压、在源极线SL 2上施加高电压、在擦除栅EG 6上施加中等电压以及在位线BL 9上施加编程电流，来对单元10编程。流经字线WL 8与浮栅FG 5之间的间隙的一部分电子获得足够的能量而注入浮栅FG5之中，导致浮栅FG 5带负电，从而关闭处于读取状态的单元10。所得的单元编程状态被称为‘0’状态。

在编程中，可通过在位线BL 9上施加抑制电压来抑制单元10（例如，如果将要对与单元10位于同一行中的另一单元进行编程，但不对单元10进行编程）。单元10在USP 7,868,375中进行了更具体的描述，该专利的公开内容全文以引用方式并入本文中。

在其他技术领域中还已知三维集成电路结构。一种方法是堆栈两个或更多个单独封装的集成电路芯片，并以允许对芯片进行协调管理的方式来结合所述芯片的导线。另一种方法是在单个封装内堆栈两个或更多个晶粒。

然而，迄今为止，现有技术尚未包括涉及闪存存储器的三维结构。

发明内容

上述需求通过涉及闪存存储器阵列和相关联电路的三维布置的多个实施例来满足。这些实施例可保证物理空间利用、制造复杂性、电力使用、热特性和成本方面的效率。

附图说明

图1是本发明可应用到的现有技术的非易失性存储器单元的横截面视图。

图2示出了现有技术的二维闪存存储器系统布局。

图3示出了三维闪存存储器系统实施例内的第一晶粒。

图4示出了三维闪存存储器系统实施例内的第二晶粒。

图5示出了另一个三维闪存存储器系统实施例内的第一晶粒。

图6示出了三维闪存存储器系统实施例内的第二晶粒。

图7示出了可在三维闪存存储器系统实施例中使用的任选的外围快闪控制晶粒。

图8示出了与包含闪存存储器阵列的晶粒一起使用的辅助电路的实施例。

图9示出了控制电路的实施例。