[发明专利]非易失性半导体存储装置及其测试方法

说明书

本发明提供一种能够在不损害纠错部的功能的情况下以简单的电路实现小型化的非易失性半导体存储装置及其测试方法。纠错电路构成为只进行与数据比特相同数量的比特数的检错和纠正，通过不设置对检查比特进行检错和纠正的电路而使电路小型化。并且，在测试状态下，通过设置多路转换器来进行检查比特的检错和纠正，而能够实现包含检查比特在内的出厂检查，该多路转换器对从存储元件阵列读出的数据比特的一部分和检查比特进行更换而输入到纠错电路。

技术领域

本发明涉及非易失性半导体存储装置及其出厂测试，更详细而言涉及搭载了ECC(Error Checking and Correcting：错误检查和校正)电路的非易失性半导体存储装置和非易失性存储元件的特性测试时使用的测试方法。

背景技术

对搭载了现有的ECC电路的非易失性半导体存储装置进行说明。图8是示出搭载了现有的ECC电路的非易失性半导体存储装置的电路图。

搭载了现有的ECC电路的非易失性半导体存储装置具有ECC编码器81、数据单元阵列82、检查比特单元阵列83、校正子解码器84和纠错部84。

在数据的写入时，现有的非易失性半导体存储装置以如下的方式进行动作。数据单元阵列82接收并存储写数据WD。ECC编码器81接收写数据WD并生成与写数据WD对应的ECC码，输出到检查比特单元阵列83。检查比特单元阵列83接收并存储ECC码。

在数据的读取时，现有的非易失性半导体存储装置以如下的方式进行动作。校正子解码器84使用数据单元阵列82的写数据WD与检查比特单元阵列83的ECC码来进行检错，生成校正子数据，并输出到纠错部85。纠错部85利用写数据WD、ECC码和校正子数据来进行纠错，并输出读数据RD(例如，参照专利文献1)。

现有专利文献

专利文献

专利文献1：日本特开2001-23394号公报

发明内容

发明要解决的课题

但是，由于搭载了现有的ECC电路的半导体存储装置在纠错部85中存在对写数据WD和ECC码进行检错和纠错的电路，因此存在电路规模较大的问题。

在通常时的数据的读取中，只要进行写数据WD的纠错即可，不需要对ECC码进行检错和纠错。但是，在出厂检查中，需要对ECC码进行检错，即对检查比特阵列的初始不良进行检测。

本发明鉴于上述课题而提供一种能够在不损害纠错部的功能的情况下以简单的电路实现小型化的非易失性半导体存储装置及其测试方法。

用于解决课题的手段

为了解决现有的问题，在搭载了本发明的ECC电路的非易失性半导体存储装置中，通过将纠错电路构成为只进行与数据比特相同数量的比特数的检错与纠正，且不设置对检查比特进行检错和纠正的电路而使电路小型化。并且，在测试状态下，通过设置多路转换器来进行检查比特的检错和纠错，而能够实现包含检查比特在内的出厂检查，该多路转换器对从存储元件阵列读出的数据比特的一部分和检查比特进行更换而输入到纠错电路。

发明效果

搭载了本发明的ECC电路的非易失性半导体存储装置提供一种能够在不损害纠错部的功能的情况下以简单的电路实现小型化的非易失性半导体存储装置及其测试方法。

附图说明

图1是搭载了第一实施方式的ECC电路的非易失性半导体存储装置的结构图。

图2是搭载了第二实施方式的ECC电路的非易失性半导体存储装置的结构图。

图3是搭载了第三实施方式的ECC电路的非易失性半导体存储装置的结构图。