[发明专利]基于鳍状物的晶体管架构上的平面器件有效
| 申请号： | 201380074018.X | 申请日： | 2013-03-30 |
| 公开（公告）号： | CN105009294B | 公开（公告）日： | 2018-12-25 |
| 发明（设计）人： | W·M·哈菲兹;P·J·范德沃尔;C-H·简 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L21/336;H01L21/205 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 林金朝;王英 |
| 地址： | 美国加*** | 国省代码： | 美国;US |
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| 摘要： | |||
| 搜索关键词： | 基于 鳍状物 晶体管 架构 平面 器件 | ||
1.一种集成电路，包括：
半导体衬底，其被图案化有从其表面延伸的多个鳍状物；
隔离层，其形成在所述半导体衬底之上，所述隔离层具有小于所述多个鳍状物的高度的厚度；
半导体主体，其形成在所述多个鳍状物的第一子集之上并且具有平面表面，其中，所述半导体主体融合鳍状物的所述第一子集；以及
第一栅极体，其形成在所述半导体主体的所述平面表面之上；
第二栅极体，其形成在所述多个鳍状物的第二子集之上，其中，鳍状物的所述第一子集与所述第二子集彼此相邻，并且其中，所述第一栅极体与所述第二栅极体彼此电隔离。
2.根据权利要求1所述的集成电路，其中，所述多个鳍状物由所述半导体衬底形成。
3.根据权利要求1所述的集成电路，其中，所述半导体衬底和所述多个鳍状物是不同的层。
4.根据权利要求1所述的集成电路，其中，所述半导体主体包括硅(Si)、硅锗(SiGe)、和/或碳化硅(SiC)的至少其中之一。
5.根据权利要求1所述的集成电路，其中，所述半导体主体包括外延硅(Si)。
6.根据权利要求1所述的集成电路，其中，所述集成电路具有在100-200nm的范围内的栅极宽度。
7.根据权利要求1所述的集成电路，其中，所述集成电路具有在200-300nm的范围内的栅极宽度。
8.根据权利要求1-7中的任一项所述的集成电路，其中，所述集成电路包括平面金属氧化物半导体场效应晶体管。
9.一种形成集成电路的方法，所述方法包括：
在半导体衬底之上形成隔离层，所述半导体衬底被图案化有从所述半导体衬底的表面延伸的多个鳍状物，所述隔离层具有小于所述多个鳍状物的高度的厚度；
在所述多个鳍状物的第一子集之上形成半导体层，其中，所述半导体层具有平面表面并且融合鳍状物的所述第一子集；以及
在所述半导体层的所述平面表面之上形成第一栅极体；
在所述多个鳍状物的第二子集之上形成第二栅极体，其中，鳍状物的所述第一子集与所述第二子集彼此相邻，并且其中，所述第一栅极体与所述第二栅极体彼此电隔离。
10.根据权利要求9所述的方法，其中，在所述半导体衬底之上形成所述隔离层包括：
在所述半导体衬底之上沉积所述隔离层；
使所述隔离层平面化以将其厚度减小至所述多个鳍状物的所述高度；以及
对所述隔离层进行蚀刻以将其厚度减小至小于所述多个鳍状物的所述高度。
11.根据权利要求9所述的方法，其中，在鳍状物的所述第一子集之上形成所述半导体层包括：使用化学气相沉积(CVD)工艺、金属有机物气相外延(MOVPE)工艺、分子束外延(MBE)工艺、原子层沉积(ALD)工艺、和/或它们的任何组合的至少其中之一。
12.根据权利要求9所述的方法，其中，在鳍状物的所述第一子集之上形成所述半导体层包括：
在鳍状物的所述第一子集之上沉积所述半导体层；以及
使所述半导体层平面化以提供所述平面表面。
13.根据权利要求12所述的方法，其中，使所述半导体层平面化包括：使用化学机械平面化(CMP)工艺、深蚀刻工艺、和/或它们的任何组合的至少其中之一。
14.根据权利要求12所述的方法，其中，在将所述半导体层沉积在鳍状物的所述第一子集之上之前，在鳍状物的所述第一子集之上形成所述半导体层还包括：
在鳍状物的第二子集之上形成阻挡层，其中，在将所述半导体层沉积在鳍状物的所述第一子集之上期间，所述阻挡层保护鳍状物的所述第二子集。
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