[发明专利]带有动态分配旁路模式的时钟生成系统

权利要求书

1.一种电子设备，包括：

PLL(锁相回路)电路，用于在PLL时钟输出处生成PLL时钟，所述PLL电路具有耦合到分频器的输入的反馈路径输入；

时钟分配电路，所述时钟分配电路可切换地耦合到所述PLL时钟输出，以由所述PLL时钟生成后时钟；以及

切换电路，能够在所述PLL时钟以及所述后时钟之间动态地切换，以在所述PLL电路正在生成时钟输出时耦合到所述反馈路径输入。

2.如权利要求1所述的电子设备，其中，所述切换电路用于在PLL电路上电之后在紧回路与宽回路模式之间自由地切换。

3.如权利要求2所述的电子设备，其中，所述时钟分配电路可切换地耦合到时钟分配启动信号，其中在所述PLL电路上电时，所述时钟分配启动信号初始耦合到所述时钟分配电路，之后所述PLL时钟输出耦合到所述时钟分配电路。

4.如权利要求1所述的电子设备，其中，所述切换电路用于从所述PLL时钟切换到所述后时钟，而不会在所述反馈路径输入上生成状态变换假信号。

5.如权利要求4所述的电子设备，其中，所述切换电路具有相位检测电路，以基于所述后时钟领先于还是滞后于所述PLL时钟，导致从PLL时钟向后时钟的变换。

6.如权利要求5所述的电子设备，其中，如果所述PLL时钟领先于所述后时钟，则所述变换由PLL时钟的低-到-高变换而发生。

7.如权利要求1所述的电子设备，其中，所述PLL电路以及时钟分配电路具有分开的电源。

8.一种电子设备，包括：

PLL(锁相回路)，所述PLL具有耦合到分频器的输入的反馈路径输入；

可切换地耦合到所述PLL的时钟分配负载；以及

控制逻辑，用于：

(a)启动所述PLL，其中所述时钟分配负载从所述PLL去耦，

(b)当所述PLL正在启动时，使所述时钟分配负载上电，

(c)在所述PLL被锁定时，将所述时钟分配负载耦合到所述PLL，以及

(d)将所述PLL的反馈路径从分配电路前时钟(pre clk)动态地切换到分配电路后时钟(post clk)，而无需去激活所述PLL。

9.如权利要求8所述的电子设备，其中，所述时钟分配负载是时钟分配电路，所述PLL以及时钟分配电路位于分开的芯片中。

10.如权利要求8所述的电子设备，其中，通过动态切换电路来切换所述反馈路径。

11.如权利要求10所述的电子设备，其中，所述动态切换电路包括用于在所述分配电路后时钟处于低状态时切换到所述分配电路后时钟的电路。

12.如权利要求10所述的电子设备，其中，所述动态切换电路包括用于在从所述前时钟向所述后时钟的变换过程中将所述反馈路径维持在相同状态的电路。

13.如权利要求8所述的电子设备，其中，所述时钟分配负载是时钟分配电路，所述时钟分配电路包括多个时钟缓冲器以提供多个时钟。

14.如权利要求8所述的电子设备，其中，所述反馈路径包括反馈分频器电路。

15.一种电子设备，包括：

PLL(锁相回路)电路，用于生成PLL时钟，所述PLL电路具有耦合到分频器的输入的反馈输入端；

时钟分配电路，用于可切换地耦合到所述PLL时钟输出，以从所述PLL时钟生成后时钟；以及

切换电路，用于从所述PLL时钟动态地切换到所述后时钟，作为对所述反馈输入端的输入。