[发明专利]带有动态分配旁路模式的时钟生成系统

说明书

在某些实施例中，提供了紧回路模式，其中，在起始频率锁定阶段，可以绕过时钟分配电路的大部分，如果不是全部的话。

背景技术

图1示出了诸如多核服务器或智能电话芯片之类的处理芯片的典型的时钟生成器系统。它包括锁相回路(PLL)102、时钟分配电路104以及反馈分频器(FB分频器)106。PLL生成时钟，并将它提供到时钟分配电路104，控制其输出(Clk Out)，以便其频率和相位跟踪输入参考(Ref)时钟，虽然根据FB分频器比率进行乘法。即，Clk Out频率通常等于Ref Clk频率乘以FB分频器值。如此，例如，如果FB分频器106构成Div/8电路，那么，Clk Out频率将是Ref Clk的频率的8倍。

时钟分配电路(有时称为时钟树等等)可包括缓存器及其他数字和/或模拟电路块，用于分配由PLL产生的时钟的多个输出。取决于应用，以及设计考虑，时钟分配电路整体地或部分地可以或可以不与PLL在相同芯片上。

在很多情况下，PLL在强的偏置条件下启动，以便实现带有合理的锁定时间的稳定振荡。强偏置条件通常对应于初始高频输出。例如，操作参考时钟可以在2GHz，但是，PLL可以在大约5GHz启动。令人遗憾的是，由于初始PLL频率高，因此，分配电路104通常被过度设计，来以这样的高频率操作。例如，时钟分配电路可能要求较大的设备或较高的供电电平用于时钟分配供应，因为如果供电电压低于能够支持初始PLL高频条件的点，PLL将不会锁定。如果PLL的电压供应耦合到时钟分配电压供应，则时钟分配负载也可能在PLL上导致尖峰。这会导致锁定时间延长和不稳定性，例如，在由于供电下降以及随后的校正，引入共振条件的情况下。

相应地，需要对这些及其他问题的解决方案。

附图简述

本发明的各实施例作为示例而非限制在各个附图中示出，在附图中类似的参考编号指代类似的元件。

图1是示出了常规时钟生成器系统的示图。

图2是根据一些实施例的PLL以及带有时钟分配旁路模式的时钟分配电路的框图。

图3A和3B是示出了根据一些实施例的用于实现动态反馈路径切换的方法的流程图。

图4是示出了根据一些实施例的用于实现动态切换电路的电路的示图。

图5A和5B是示出了根据一些实施例的图4的动态切换电路的相关信号的信号示图。

图6是示出了根据一些实施例的用于使PLL和时钟分配电路上电的过程的状态图。

具体实施方式

在某些实施例中，提供了紧回路模式，其中，在初始频率锁定阶段，可以绕过时钟分配电路的大部分，如果不是全部的话。当时钟分配功率正在被倾斜时，这可以允许PLL启动，并被锁定。其中，这意味着，PLL启动频率不必由时钟分配电路的带宽限制，如此，对于时钟分配电路的供电电压要求可以降低。即，时钟分配电路不必被设计为支持初始PLL频率。其中，这可以通过允许在时钟分配电路中使用低泄漏设备以及过量供电电平，降低设备功率。另外，还可以实现短锁定时间，因为分配等待时间可以在初始PLL紧回路锁定过程中被绕过。另一个优点是，可以降低启动电流尖脉冲。进一步地，即使启动条件不成问题，在某些实施例中，所公开的动态切换技术也可以用于在不同的时钟负载以及时钟负载组合内和/或之间动态地切换，无需去激活PLL时钟源。

图2示出了根据一些实施例的PLL以及带有时钟分配旁路模式的时钟分配电路的框图，它包括PLL 102、时钟分配负载(又名，clk dist、clk load或PLL load)104和FB分频器106，诸如在图1中所描述的那些。它进一步包括预分配切换电路205、控制逻辑214以及后分配切换电路215，如图所示，所有都耦合在一起。