[发明专利]包括与过孔结合的精细间距背面金属再分布线的互连结构

说明书

本文描述了3D互连结构及其制造方法，其中，金属再分布层(RDL)与穿硅过孔(TSV)一起被集成，并采用了“穿过抗蚀剂镀覆”型工艺流程。氮化硅或碳化硅钝化层可被供于减薄器件晶片背面和RDL之间，从而在工艺流程期间提供密封阻隔和抛光停止层。

技术领域

本发明涉及三维(3D)封装，更具体而言，涉及将穿硅过孔(TSV)集成至3D封装之中。

背景

3D封装涉及片上系统(SOC)和系统级封装(SIP)配置。TSV 3D封装可包含两个或多个垂直堆叠的芯片，具有替代边缘引线的穿硅基板过孔，以在每个芯片上的电路元件之间创建电气连接。

诸如电子器件工程联合委员会(JEDEC)的JEDEC“外观设计注册，微型支柱格栅阵列(MPGA)”，DR-4.26A，2011年12月，11.2-845(R)项的标准为逻辑至存储器接口定义了芯片至芯片的焊盘接口。通常，TSV的物理位置直接位于芯片上焊盘位置的下方，这会占据大量的管芯面积。这就意味着所有其他电路都被安排在TSV位置的周围。

在TSV过程期间，TSV阵列通过减薄器件晶片来形成。传统的TSV结构在减薄器件晶片的背面上采用二氧化硅或聚合物作为绝缘材料。这些材料不是密闭的，且并不在减薄器件晶片的背面上提供耐用的钝化层。

附图说明

本发明实施例的特征和优点会从所附的权利要求、随后的一个或多个示例实施例的详细描述、及对应的附图开始变得明显，其中：

图1-17是根据发明实施例的采用“穿过抗蚀剂镀覆(plate through resist)”工艺来制造3D互连结构的方法的侧面剖视图示例。

图18是根据发明实施例实现TSV的3D封装的侧视图示例。

图19展示了根据发明实施例的系统。

详细说明

在不同的实施例中，描述了3D互连结构和制造3D互连结构的方法。然而，某些实施例可无需这些具体细节中的一个或多个项，或者与其他已知方法及材料相结合，而被实施。在随后的描述中，公开了许多具体细节，诸如具体材料和工艺等，以提供本发明的透彻理解。在另一个实例中，众所周知的封装过程和制造技术未被特别详细地描述，以免不必要地模糊本发明。纵观本说明书中所涉及的“实施例”或“一个实施例”是指包括于本技术的至少一个实施例中关于实施例所描述特定的特征、结构、材料或特性。这样，短语“在一个实施例中”或“在一实施例中”在贯穿本说明书中不同位置的出现不一定是指相同的发明实施例。另外，特定的特征、结构、材料或特性可以任何合适的方式被结合于一个或多个实施例中。

发明实施例描述了3D互连结构和工艺，其将TSV与非常精细间距的“穿过抗蚀剂镀覆”类型(在下文进行讨论)背面金属再分布层(RDL)进行结合。通过采用RDL(有时在本文中被称为RDL迹线)，该组合允许TSV的物理位置从芯片至芯片的焊盘位置脱离，这样提供了更多的电路布局灵活性。在这个方式下，多个迹线能够在相邻的焊盘行或列之间行进。例如，多个迹线可在以10μm-500μm间隔的相邻焊盘行或列之间行进。

本发明实施例允许了密封的3D互连结构和精细间距的RDL架构，并允许使用金属铜(与生产铝RDL迹线的削减刻蚀工艺相对)。

本发明实施例描述了氮化硅或碳化硅钝化层，这将背面RDL与减薄器件晶片的块状半导体(例如，硅)分离。氮化硅或碳化硅钝化层可提供密封阻隔，这在TSV和RDL工艺期间保护减薄器件晶片的背面免受迹线金属和水汽的污染。