[发明专利]用于扩展电路频率范围并且用于超频或降频的装置及方法

说明书

描述了一种用于超频或降频的装置，所述装置包括：具有反馈分频器的锁定环(例如，锁相环或锁频环)，所述锁定环用于接收参考时钟并且用于将所述参考时钟与从所述反馈分频器输出的反馈时钟进行比较，并且用于产生输出时钟；耦合到所述锁定环的后锁定环分频器，所述后锁定环分频器用于接收所述输出时钟并且用于为其它逻辑单元产生基时钟；以及控制逻辑，所述控制逻辑用于调整分别用于所述反馈分频器和所述后锁定环分频器的第一分频器比率和第二分频器比率，以对所述基时钟进行超频或降频，使得所述锁定环在超频或降频的同时保持锁定。

背景技术

平台超频解决方案为高端桌面和服务器处理器产品提供了性能增强。 超频是通过调整系统参数来使计算机或部件比由制造商规定的时钟频率更 快地操作的过程。超频解决方案的关键要素为用于处理器内核(例如，在 多核处理器中)和存储器控制器的低抖动可超频基时钟。例如，基时钟的 频率从100MHz缓慢增大直至平台达到它的发热和操作限制。然后在该提 高了的基时钟频率下重启平台以实现性能改善。

典型地，使用基于LC振荡器的锁相环(PLL)来生成该基时钟，然后， PLL为相位插值器或延迟锁定链电路提供多个高频时钟相位，以实现超频 特征。在平台的非超频操作期间，这样的实施方式耗用伴随着功率代价(即， 泄漏和有功功率)的大的硅占用面积。基于环形振荡器的PLL还用于生成 可超频基时钟，但是这些实施方式通常给出非常不好的时钟抖动性能。

附图说明

根据以下给出的具体实施方式并且根据本公开内容的各实施例的附 图，将更充分地理解本公开内容的实施例，然而，这不应被视为将本公开 内容限制为特定实施例，而是仅为了说明和理解。

图1图示了根据本公开内容的一个实施例的带有处理器的系统，处理 器具有可操作用于在不重新启动PLL的情况下以单调方式超频或降频的锁 相环(PLL)。

图2图示了根据本公开内容的一个实施例的用于在不重新启动PLL的 情况下对基时钟进行超频或降频的PLL以及相关联的逻辑。

图3A图示了根据本公开内容的一个实施例的示出图2的PLL的数字 控制振荡器(DCO)随着平滑超频的输出的绘图。

图3B图示了根据本公开内容的一个实施例的示出在基时钟的超频期 间图2的DCO的配置以及基时钟的频率范围扩展的斜跃的绘图。

图3C图示了根据本公开内容的另一实施例的示出在基时钟的超频期 间图2的DCO的配置以及基时钟的频率范围扩展的斜跃的绘图。

图4图示了根据本公开内容的一个实施例的边沿检测电路。

图5图示了根据本公开内容的一个实施例的由图1的控制逻辑执行的 用于在不重新启动PLL的情况下以单调方式对基时钟进行平滑超频或降频 并且用于扩展基时钟的频率范围的方法的流程图。

图6图示了根据本公开内容的一个实施例的增大基时钟的频率范围的 斜跃超频的固件(FW)编程序列。

图7为根据本公开内容的一个实施例的具有可操作用于在不重新启动 PLL的情况下以单调方式超频或降频的PLL的智能设备或计算机系统或 SoC(片上系统)。

具体实施方式

实施例描述了用于超频或降频的装置。在一个实施例中，该装置包括： 具有反馈分频器的锁定环(例如，锁相环(PLL)或锁频环(FLL))。在 一个实施例中，锁定环接收参考时钟(Ref时钟)并且将其与从反馈分频器 输出的反馈时钟(FB时钟)进行比较，并且生成输出时钟。在一个实施例 中，该装置包括耦合到锁定环的后锁定环分频器以接收输出时钟并且用于 为其它逻辑单元生成基时钟。在一个实施例中，该装置包括控制逻辑以调 整分别用于反馈分频器和后锁定环分频器的第一和第二分频器比率，用于 对基时钟进行超频或降频使得锁定环在超频或降频时保持锁定。