[发明专利]异质层器件

说明书

实施例包括一种装置，包括：包括NMOS器件的N层，所述NMOS器件具有全都与平行于衬底的第一水平轴相交的N沟道、源极和漏极；包括PMOS器件的P层，所述PMOS器件具有全都与平行于所述衬底的第二水平轴相交的P沟道、源极和漏极；对应于N沟道、与所述第二水平轴相交的第一栅极；以及对应于P沟道、与所述第一水平轴相交的第二栅极。本文描述了其它实施例。

技术领域

实施例涉及晶格失配的半导体器件。

背景技术

例如，通过在元素硅(Si)衬底上生长高质量的Ⅲ-Ⅴ族半导体或在Si衬底上生长高质量的Ⅳ族半导体，可以实现各种电子和光电器件。能够实现Ⅲ-Ⅴ族或Ⅳ族材料性能优点的表面层可以支撑各种高性能电子器件，例如由极高迁移率材料制造的CMOS和量子阱(QW)晶体管，所述极高迁移率材料例如是，但不限于锑化铟(InSb)、砷化铟(InAs)、锗(Ge)和硅锗(SiGe)。诸如激光器、探测器和光生伏打器件的光学器件以及电子器件也可以由各种其它直接带隙材料制造，例如，但不限于砷化镓(GaAs)和砷化铟镓(InGaAs)。

然而，在Si衬底上生长Ⅲ-Ⅴ族和Ⅳ族材料提出了许多挑战。Ⅲ-Ⅴ族半导体外延(EPI)层和Si半导体衬底之间或Ⅳ族半导体EPI层和Si半导体衬底之间的晶格失配、极性-非极性失配和热失配产生了晶体缺陷。在EPI层和衬底之间的晶格失配超过几个百分比时，失配引起的应变变得过大，在EPI层中产生缺陷。一旦膜厚大于临界厚度(即，在这个厚度以下膜充分应变，在这个厚度以上部分弛豫)，就通过在膜和衬底界面处以及在EPI膜中生成失配位错使应变得到弛豫。EPI晶体缺陷的形式可以是线位错、堆垛层错和孪晶。许多缺陷，尤其是线位错和孪晶，往往会传播到制造半导体器件所在的“器件层”中。通常，缺陷发生的严重程度与Ⅲ-Ⅴ族半导体和Si衬底或Ⅳ族半导体和Si衬底之间的晶格失配量相关。

附图说明

本发明实施例的特征和优点将从所附权利要求、一个或多个示例实施例的以下具体实施方式和对应附图而变得显而易见，在附图中：

图1-4描绘了常规层转移过程；

图5-8描绘了本发明的实施例中利用单次光刻和单次构图步骤来制造异质沟道器件的过程；

图9-15描绘了本发明实施例中用于竖直异质沟道器件制造的过程；并且

图16-22描绘了本发明实施例中用于共轭栅极器件制造的过程。

具体实施方式

现在将参考附图，其中可以为类似结构提供类似的下标参考指示。为了更清晰地示出各实施例的结构，本文包括的附图是半导体/电路结构的图解表示。于是，例如，显微照片中所制造集成电路结构的实际外观可能显得不同，不过仍然结合了图示实施例的所主张结构。此外，附图可以仅示出对理解图示实施例有用的结构。可能不包括现有技术中已知的额外结构，以保持附图清晰。例如，未必示出了半导体器件的每个层。“实施例”、“各实施例”等表示这样描述的实施例可以包括特定特征、结构或特性，但并非每个实施例必然包括特定特征、结构或特性。一些实施例可以具有针对其它实施例描述的一些、全部特征或没有任何特征。“第一”、“第二”、“第三”等描述公共对象，指出正在指称的相似对象的不同实例。这样的形容词并不暗示这样描述的对象必须要在时间、空间、排列或任何其它方式上处于给定顺序。“连接”可以表示元件彼此直接物理或电接触，“耦合”可以表示元件彼此协作或交互作用，但它们可以直接物理或电接触或不接触。而且，尽管可能使用相似或相同数字在不同附图中指示相同或相似部分，但这样做并非表示包括相似或相同数字的所有图都构成单一或相同实施例。

一种用于管理晶格失配的常规技术包括高宽比捕集(ART)。ART基于以特定角度向上传播的线位错。在ART中，在具有足够高高宽比的第一半导体(S1)中制造沟槽，使得位于沟槽中的第二半导体(S2)中的缺陷终止于沟槽的侧壁，终点以上的任何层都没有缺陷。沟槽可以包括或不包括阻挡部。