[发明专利]静电保护电路

说明书

技术领域

本发明是一种静电保护电路，特别涉及一种具有一静电检测电路的静电保护电路。 

背景技术

在集成电路的制造与使用时，经常会遇到静电放电(Electrostatic Discharge;ESD)损坏半导体元件的问题。当集成电路在制造或使用的过程中遇到静电时，若无法及时的将静电快速地排除，则集成电路的半导体元件很容易因为ESD而导致损坏。因此必须要设置有一静电保护电路，在平常时，不影响电路的操作，在ESD时，迅速的将静电排除，且在排除后，能使该集成电路回复正常工作。 

请参阅图5所示，一集成电路是利用一低触发电压硅控整流器(Low Voltage Triggering Silicon Controlled Rectifier;LVTSCR)来实现一静电保护电路70，让集成电路的直流电源高电位端V_DD的电位因ESD突升时，能快速地将其排除，以保护该集成电路的内部电路50不被静电产生瞬间的过大电流烧坏；该静电保护电路70通常串接于如图所示的直流电源的高、低电位端V_DD、V_SS之间，或输出端O/P与低电位端V_SS之间（图中未示）。该内部电路50与该输出端O/P之间设有一输出缓冲电路60。现有低触发电压硅控整流器是将一硅控整流器的阳极A连接至该直流电源的高电位端V_DD，而将其阴极C电连接至低电位端V_SS，再在该硅控整流器的NPN电晶体Q2的集极及射极之间连接有一NMOS电晶体M，该NMOS电晶体M的闸极连接至低电位端V_SS。 

当ESD产生时，静电的电流从高电位端V_DD流入该硅控整流器的阳极A，因该NMOS电晶体M的崩溃电压较与NPN电晶体Q2的崩溃电压为低，因此该NMOS电晶体M遇到ESD时，比该NPN电晶体Q2先崩溃，令该NPN电晶体Q2导通。而流经该第二电晶体Q2的电流致使一与一电阻R1耦合的PNP电晶体Q1也进入导通状态，进一步使该硅控整流器导 通。当该硅控整流器导通后，构成一旁路路径，让ESD产生的电流直接由该高电位端V_DD通过该硅控整流器到低电位端V_SS，不会流经该集成电路的内部电路50，来保护该集成电路50不会被ESD的电流烧坏。 

但现有技术的低触发电压硅控整流器作为静电保护电路时，必须等待ESD的电压超过该NMOS电晶体M的崩溃电压才能让该低触发电压硅控整流器导通，来达到静电保护电路的目的，若该NMOS电晶体M的崩溃电压超过该集成电路的内部电路50所能承受的最大电压，则该集成电路的内部电路50便会在该静电保护电路尚未作用前就已经损坏，而无法达成该静电保护电路的目的。此外，由于该低触发电压硅控整流器的维持电压太低，且低于该直流电源高电位端V_DD的正常电位，使得静电排除后，该低触发电压硅控整流器不会关闭而呈现闭锁状态。因此，将现有技术的低触发电压硅控整流器作为静电保护电路，虽然可在静电产生时导通连接至低电压端放电，将静电电流放电，但其一旦导通却又产生闭锁现象，因此有必要作进一步的改进。 

发明内容

有鉴于前述现有技术的缺点，本发明的目的是提供一种静电保护电路，以提高硅控整流器于ESD产生时的导通效率，且可进一步提高该硅控整流器的维持电压，加强静电保护电路的静电保护效果。 

为达成上述发明目的，本发明所采取的技术手段是令该静电保护电路包含有一静电检测电路及一硅控整流器电路；其中该静电检测电路包含有：一第一电晶体，所述第一电晶体源极连接至一第一端点，闸极连接至一第一节点，汲极连接至一第二节点；一第二电晶体，所述第二电晶体汲极连接至该第二节点，闸极连接至该第一节点，源极连接至一第二端点；一第一电阻，所述第一电阻连接于该第一端点及该第一节点之间；一电容，所述电容连接于该第一节点与该第二端点之间；其中该硅控整流器电路包含有：一第三电晶体，所述第三电晶体射极连接至该第一端点，集极连接至该第二节点；一第四电晶体，所述第四电晶体射极连接至该第二端点，基极连接至该第二节点，集极连接至该第三电晶体的基极；其中该第一端点是连接至一直流电源的高电位端，而该第二端点是连接至该直流电源的低电位端。