[发明专利]半导体结构和包括场效应晶体管区和肖特基区的装置

权利要求书

1.一种半导体结构，所述半导体结构包括屏蔽栅FET，所述半导体结构包括：

在半导体区中的多个沟槽；

在每个沟槽的底部中的屏蔽电极；

位于所述屏蔽电极之上的栅电极；

衬在所述每个沟槽的下侧壁上的屏蔽电介质；

栅电介质，衬在沿毗邻所述栅电极的所述每个沟槽的上侧壁；以及

衬在所述每个沟槽底部上的厚的底部电介质(TBD)，其中所述厚的底部电介质的厚度不同于所述屏蔽电介质的厚度，其中，所述厚的底部电介质的厚度大于所述屏蔽电介质的厚度，

其中，通过在所述每个沟槽的侧壁和底部形成所述屏蔽电介质之后，在所述屏蔽电介质上形成第二氧化阻挡层并且沿着所述每个沟槽的底部去除部分第二氧化阻挡层，并氧化包含在所述每个沟槽底部的硅，来在所述每个沟槽的底部形成所述厚的底部电介质。

2.根据权利要求1所述的结构，进一步包括：

极间电介质(IED)，在所述屏蔽电极和所述栅电极之间延伸。

3.根据权利要求2所述的结构，其中，所述栅电介质的厚度小于所述屏蔽电介质的厚度。

4.一种半导体结构，包括：

沟槽，设置在半导体区中并包括侧壁、下部以及底部；

屏蔽电极，设置在所述沟槽的下部中；

栅电极，设置在所述沟槽的上部中；

屏蔽电介质，衬在所述沟槽的下侧壁上；

栅电介质，衬在沿毗邻所述栅电极的每个沟槽的上侧壁；

厚的底部电介质，衬在所述沟槽的底部上，所述厚的底部电介质的厚度与所述屏蔽电介质的厚度不同；以及

台面结构表面，毗邻所述沟槽设置，所述厚的底部电介质没有设置在所述台面结构表面的任何部分上，所述厚的底部电介质的厚度大于所述屏蔽电介质的厚度，

其中，通过在所述沟槽的侧壁和底部形成所述屏蔽电介质之后，在所述屏蔽电介质上形成第二氧化阻挡层并且沿着所述沟槽的底部去除部分第二氧化阻挡层，并氧化包含在所述沟槽底部的硅，来在所述沟槽的底部形成所述厚的底部电介质。

5.根据权利要求4所述的半导体结构，进一步包括漂移区，并且所述沟槽设置在所述漂移区中。

6.根据权利要求4所述的半导体结构，进一步包括形成在肖特基区中的肖特基二极管。

7.根据权利要求4所述的半导体结构，进一步包括：设置在所述沟槽上的电介质穹，并且，所述栅电极设置在所述厚的底部电介质、所述屏蔽电介质和所述电介质穹之间。

8.根据权利要求4所述的半导体结构，其中，所述栅电介质的厚度小于所述屏蔽电介质的厚度。

9.根据权利要求4所述的半导体结构，进一步包括设置在所述屏蔽电极和所述栅电极之间的极间电介质。

10.根据权利要求4所述的半导体结构，其中，所述屏蔽电极包括非掺杂多晶硅。

11.根据权利要求4所述的半导体结构，进一步包括：

包括顶部表面的漂移区，并且，所述屏蔽电极包括设置在所述漂移区的顶部表面下方的顶部表面。