[发明专利]半导体结构和包括场效应晶体管区和肖特基区的装置

说明书

本申请涉及一种半导体结构以及涉及包括场效应晶体管区和肖特基区的装置，该半导体结构包括屏蔽栅FET，所述半导体结构包括：在半导体区中的多个沟槽；在每个沟槽的底部中的屏蔽电极；位于屏蔽电极之上的栅电极；衬在每个沟槽的下侧壁上的屏蔽电介质；以及衬在每个沟槽底部上的厚的底部电介质(TBD)，其中TBD的厚度不同于屏蔽电介质的厚度。

本申请是申请日为2009年6月22日、申请号为200910150226.9、发明名称为“形成用于沟槽栅器件的厚的底部电介质(TBD)的结构和方法”的专利申请的分案申请，其全部内容结合于此作为参考。

技术领域

本发明一般地涉及半导体技术，特别地涉及形成用于沟槽栅器件的厚的底部电介质的结构和方法。

背景技术

在沟槽功率金属氧化物半导体场效应晶体管(MOSFET)中的主要参数是总栅电荷。在传统沟槽功率MOSFET的一些应用中，例如，DC-DC转换器，栅电荷越少，整体设计的效率越高。一种减少栅电荷的技术是通过沿栅沟槽的底部使用厚电介质来减少栅漏电容。

传统的硅的局部氧化(LOCOS)处理通常被用来沿沟槽的底部形成厚电介质。该处理通常包括沿沟槽侧壁形成氮化硅层以在形成厚电介质的过程中保护侧壁。然而，用来沿沟槽底部去除氮化硅的各向异性蚀刻也去除了遍布在毗邻沟槽的台面结构表面上的氮化硅。因此，在沿沟槽底部形成厚电介质的过程中，在毗邻沟槽的台面结构上形成了类似的厚电介质。

台面结构表面上的厚电介质能够引起很多问题。首先，厚电介质通常伸出上沟槽角，这可能导致在栅多晶硅中形成空穴。此外，从台面结构表面上去除厚电介质需要大量蚀刻，这也可能蚀刻到沿上沟槽侧壁的栅氧化物，导致栅极变短从而产生问题。此外，台面结构表面上的电介质的厚度的变化可能导致体注入过程中的变化，导致器件的电参数的变化。

因此，需要沿栅沟槽的底部形成厚电介质的改进技术。

发明内容

根据本发明的实施例，形成包括沟槽栅场效应晶体管(FET)的半导体结构的方法包括下列步骤。使用掩模在半导体区中形成多个沟槽，掩模包括：(i)在半导体区的表面上的第一绝缘层，(ii)在第一绝缘层上的第一氧化阻挡层，以及(iii)在第一氧化阻挡层上的第二绝缘层。沿每个沟槽的底部形成厚的底部电介质(TBD)。在形成TBD的过程中，第一氧化阻挡层防止沿半导体区的表面形成电介质层。

在一个实施例中，形成多个沟槽之后，第二绝缘层的至少一部分保留在第一氧化阻挡层上。

在另一实施例中，半导体区包括硅，以及TBD是通过使用硅的局部氧化(LOCOS)处理使硅氧化来形成的。

在另一实施例中，第二氧化阻挡层形成为沿每个沟槽的相对侧壁延伸，但是沿每个沟槽的底部是间断的。第二氧化阻挡层防止在形成TBD的过程中沿每个沟槽的相对侧壁形成电介质层。

在另一实施例中，在形成第二氧化阻挡层之前，沿每个沟槽的相对侧壁以及底部形成第三绝缘层。

在另一实施例中，半导体区包括硅，以及使用硅蚀刻处理使每个沟槽的底部角变圆。第二绝缘层在硅蚀刻处理过程中保护第一氧化阻挡层。

在另一实施例中，栅电极形成在每个沟槽中，在TBD之上并与其接触。

在再一实施例中，在半导体结构的一个或多个FET区中形成沟槽栅FET，并且该半导体结构还包括一个或多个肖特基区。在FET区中，体区形成在半导体区中，以及源极区形成在毗邻每个沟槽的体区中。

在又一实施例中，互连层形成在一个或多个FET区和一个或多个肖特基区中。互连层接触在一个或多个肖特基区中的相邻沟槽之间的台面结构表面以形成肖特基接触。互连层还接触一个或多个FET区中的源极区。