[发明专利]半导体器件

说明书

相关申请的交叉引用

本申请要求2013年6月21日提交的申请号为10-2013-0071567的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种半导体器件。

背景技术

通常，半导体器件中设置有用于防止过度电性应力（electrical over-stress，EOS）的保护电路。EOS是一种电击，诸如由于利用供电电压工厂的泄漏电流和电压而引起的异常过电流或过电压，并且会持续纳秒到毫秒发生。当EOS发生时，内部电路中包括的晶体管的栅氧化物层会被损坏。因而，从根本上保护电路被提供用以保护内部电路免受EOS。

图1是说明传统的保护电路的框图。图2是说明图1中所示的过电压放电单元的详细电路图。

参见图1，保护电路10包括外部电压检测单元11和过电压放电单元13。外部电压检测单元11检测从外部供应的电源电压VDD的电压电平，以输出外部电压检测信号HVDD。过电压放电单元13响应于外部电压检测信号HVDD，而将处于过电压状态的电源电压VDD放电。

这里，外部电压检测单元11连续地检测电源电压VDD的电压电平，并且在电源电压VDD超出范围而处于过电压状态时激活外部电压检测信号HVDD。当外部电压检测信号HVDD被激活时，过电压放电单元13通过放电操作使电源电压VDD从过电压状态返回至正常电压状态。

如图2中所示，过电压放电单元13包括：第一反相器INV1、第二反相器INV2以及NMOS晶体管N1。第一反相器INV1将外部电压检测信号HVDD反相。第二反相器INV2将第一反相器INV1的输出反相。NMOS晶体管N1具有在电源电压（VDD）端子和接地电压（VSS）端子之间的漏极-源极路径、和与接地电压（VSS）端子耦接的栅极，并且接收第二反相器INV2的输出信号作为体偏置。因此，当电源电压VDD由于EOS而处于过电压状态时，过电压放电单元13可以响应于外部电压检测信号HVDD而通过形成从被包括在第二反相器INV2中的PMOS晶体管P1至NMOS晶体管N1的源极端子的放电路径D来执行放电操作。

此外，半导体器件包括多个内部电压发生电路，用于基于从外部供应的电源电压VDD来产生用于内部操作所需的各种内部电压。内部电压发生电路可以被分成泵型和常规型。在泵型的情况下，内部电压发生电路经由电荷泵浦方法来产生电平高于电源电压VDD的电压（例如，升压电压VPP）电平低于接地电压的电压（例如，反相偏置电压VBB）。在常规型的情况下，内部电压发生电路经由压降转换方法来形成用于半导体器件并且具有低于电源电压VDD的电平的正电压，例如核心电压VCORE或位线预充电电压VBLP等。

图3是说明传统的内部电压发生电路的框图。图4是说明图3中所示的传统的内部电压发生电路的详细电路图。

参见图3，内部电压发生电路20包括参考电压发生单元21和内部电压发生单元23。参考电压发生单元21基于电源电压VDD来产生参考电压VREF。内部电压发生单元23是泵型，以产生与参考电压VREF相对应的升压电压VPP。

这里，参考电压发生单元21利用电源电压VDD来产生与升压电压VPP的目标电平相对应的参考电压VREF。

参见图4，内部电压发生单元23包括：内部电压检测器23A、振荡器23B以及泵23C。内部电压检测器23A将升压电压VPP与参考电压VREF进行比较，以产生泵浦使能信号EN。振荡器23B响应于泵浦使能信号EN而输出振荡信号OSC。泵23C响应于振荡信号OSC而产生升压电压VPP。这里，内部电压检测器23A在升压电压VPP低于参考电压VREF时激活泵浦使能信号EN，而在升压电压VPP高于或等于参考电压VREF时去激活泵浦使能信号EN。泵23C响应于振荡信号OSC而通过升高电源电压VDD来产生升压电压VPP。

然而，以上半导体器件会具有以下的问题。

图5是说明传统的半导体器件的异常操作的曲线图。

在下文中，将参照图1至图5来详细地描述该半导体器件的操作。

在电源电压VDD受EOS的影响而处于过电压状态时，图1中的保护电路10被使能以将电源电压VDD降低成正常电压状态。此时，在从过电压状态至正常电压状态的时段期间，图3中的内部电压发生电路20因电源电压VDD处于过电压状态而发生故障。