[发明专利]一种加载CPLD芯片的装置及方法

权利要求书

1.一种加载CPLD芯片的装置，应用于包括CPU、计数模块、隔离模块和CPLD芯片的电子设备上，并通过CPU的GPIO模拟JTAG时序完成对CPLD芯片的可靠加载，其特征在于，所述装置包括有计数模块和隔离模块，其中，

所述CPLD芯片软件加载专用JTAG接口分别连接隔离模块的隔离管脚ON和加载插座J1；

隔离模块通过输入管脚In与CPU的GPIOx管脚连接，通过控制管脚OE连接计数模块的溢出管脚TCU，并接收来自计数模块的计数溢出信号，当接收到计数溢出信号时，控制隔离管脚ON处于低阻态打开状态；

计数模块的计数管脚与CPU的GPIO0管脚连接，清零管脚MR与CPU的GPIO1管脚相连；

进一步地，在计数模块的溢出管脚TCU与隔离模块的OE之间上拉VDD，使得计数模块的溢出管脚TCU初始时为高电平状态。

2.如权利要求1所述的装置，其特征在于，当用户在线软加载CPLD芯片时，CPU上的GPIO管脚控制计数模块清零后计数。

3.如权利要求2所述的装置，其特征在于，所述CPU上的GPIO管脚控制计数模块清零后计数，具体为：

CPU上GPIO1管脚输出高电平信号，使能清零管脚MR对计数模块进行清零；

CPU上GPIO0管脚输出高电平信号，从而使计数模块进行计数。

4.如权利要求3所述的装置，其特征在于，在计数模块上的清零管脚MR对计数模块进行清零期间，CPU上GPIO0管脚保持为低电平，以便在清零期间计数模块的计数管脚不计数。

5.如权利要求3或4所述的装置，其特征在于，

当计数模块的计数超过设计的最大值后，计数模块的溢出管脚TCU输出计数溢出信号，隔离模块的控制管脚OE接收到计数溢出信号后，控制隔离管脚ON处于低阻态打开状态；

CPU上GPIOx管脚模拟输出JTAG时序进行CPLD在线加载。

6.如权利要求5所述的装置，其特征在于，当CPLD芯片加载完成后，隔离模块的隔离管脚OE又重新恢复到高电平状态，使得隔离模块又变成隔离状态，回到初始状态。

7.一种加载CPLD芯片的方法，应用于包括CPU、计数模块、隔离模块和CPLD芯片的电子设备上，并通过CPU的GPIO模拟JTAG时序完成对CPLD芯片的可靠加载，其特征在于，所述方法包括：

在用户需要对CPLD芯片进行加载时，根据CPU的GPIO管脚所输出的电平信号控制计数模块清零后计数；

当所述计数模块的计数超过最大值后其溢出管脚TCU产生计数溢出信号，以使隔离模块的隔离管脚ON处于低阻态打开状态，控制CPU完成对CPLD芯片的加载。

8.如权利要求7所述的方法，其特征在于，所述CPU上的GPIO管脚控制计数模块清零后计数，具体为：

CPU上GPIO1管脚输出高电平信号，使能清零管脚MR对计数模块进行清零；

CPU上GPIO0管脚输出高电平信号，从而使计数模块进行计数。

9.如权利要求8所述的方法，其特征在于，在计数模块上的清零管脚MR对计数模块进行清零期间，CPU上GPIO0管脚保持为低电平，以便在清零期间计数模块的计数管脚不计数。

10.如权利要求7所述的方法，其特征在于，当CPLD芯片加载完成后，隔离模块的隔离管脚OE又重新恢复到高电平状态，使得隔离模块又变成隔离状态，回到初始状态。