[发明专利]一种加载CPLD芯片的装置及方法

说明书

技术领域

本发明涉及通信技术领域，尤其涉及一种加载CPLD芯片的装置及方法。

背景技术

对于现有的通信设备来说，一般都通过CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件）芯片来实现看门狗、中断汇聚、IO控制和指示灯驱动等功能。对于制造商来说，初始设计的CPLD产品难免会有缺陷。如果所有缺陷产品都采取召回的方式，不仅成本高昂，同时也增加了用户中断使用的时间。为了降低成本，提高用户满意度，现有方案一般都是通过加载升级软件来修复CPLD产品缺陷。亦即，当初始设计的CPLD芯片有缺陷，通过发布新的升级软件来解决。

目前，使用最普遍的加载方式是通过JTAG（Joint Test Action Group，联合测试工作组）插座实现CPLD芯片的加载。具体地，业界通常使用CPU的GPIO（General Purpose Input/Output，通用输入输出）口来模拟CPLD产品上的JTAG接口时序来完成在线加载。硬件实现方式通常有两种：方式一为CPU的GPIO口直接和CPLD的JTAG接口相连，如图1所示；方式二为在GPIO口和JTAG接口之间通过隔离器件（例如74LCX244芯片）隔离连接，如图2所示。其中，对于第一种加载方式，在CPU上电复位时，要求GPIO口的状态为高阻态，以实现对CPLD芯片的正常加载；对于第二种加载方式，通过增加隔离器件，使得在生产加工时，PC通过J1插座来实现对CPLD的记载，在软件设计时，通过CPU的GPIO口模拟JTAG时序，完成CPLD产品的软件升级。但在进行升级时，需要控制74LCX244的使能端OE为低电平，以便CPU的GPIO口和CPLD的JTAG接口连通，从而实现对用户端设备CPLD的在线升级。

然而，在实现本发明的过程中，发明人发现现有技术方案中至少存在以下问题：

对于第一种加载方式而言，只适合CPU上电复位时GPIO状态为高阻态的场合，当GPIO的输出为低电平时，会造成J1和GPIO之间的冲突，从而使得生产加工时无法正常加载CPLD芯片。

对于第二种加载方式而言，通过分析74LCX244真值表可以看出，当OE端为高电平时，On输出为高阻态，其虽适合CPU上电复位时GPIO状态为高组态或高电平的场合。但是如果CPU上电复位时，CPU的GPIO输出为低电平状态，使能端OE为有效状态时，那么，同样会造成J1和GPIO之间的冲突。

发明内容

有鉴于此，本发明提供一种加载CPLD芯片的装置及方法，以解决无论何种应用场景下都能对CPLD芯片进行可靠地加载。

为了达到上述目的，本发明提供了一种加载CPLD芯片的装置，应用于包括CPU、计数模块、隔离模块和CPLD芯片的电子设备上，并通过CPU的GPIO模拟JTAG时序完成对CPLD芯片的可靠加载，所述装置包括有计数模块和隔离模块，其中，

所述CPLD芯片软件加载专用JTAG接口分别连接隔离模块的隔离管脚ON和加载插座J1；

隔离模块通过输入管脚In与CPU的GPIOx管脚连接，通过控制管脚OE连接计数模块的溢出管脚TCU，并接收来自计数模块的计数溢出信号，当接收到计数溢出信号时，控制隔离管脚ON处于低阻态打开状态；

计数模块的计数管脚与CPU的GPIO0管脚连接，清零管脚MR与CPU的GPIO1管脚相连；

进一步地，在计数模块的溢出管脚TCU与隔离模块的OE之间上拉VDD，使得计数模块的溢出管脚TCU初始时为高电平状态。

进一步地，当用户在线软加载CPLD芯片时，CPU上的GPIO管脚控制计数模块清零后计数。

进一步地，所述CPU上的GPIO管脚控制计数模块清零后计数，具体为：

CPU上GPIO1管脚输出高电平信号，使能清零管脚MR对计数模块进行清零；

CPU上GPIO0管脚输出高电平信号，从而使计数模块进行计数。

进一步地，在计数模块上的清零管脚MR对计数模块进行清零期间，CPU上GPIO0管脚保持为低电平，以便在清零期间计数模块的计数管脚不计数。

进一步地，当计数模块的计数超过设计的最大值后，计数模块的溢出管脚TCU输出计数溢出信号，隔离模块的控制管脚OE接收到计数溢出信号后，控制隔离管脚ON处于低阻态打开状态；

CPU上GPIOx管脚模拟输出JTAG时序进行CPLD在线加载。