[发明专利]封装组件及其制造方法

说明书

技术领域

本发明涉及半导体封装，具体地涉及封装组件及其制造方法。

背景技术

随着电子元件的小型化、轻量化以及多功能化的需求的增加，对半导体封装密度的要求越来越高，以达到减小封装尺寸的效果。因此，使用引线框并且包含多个半导体芯片的的封装组件已经成为新的热点。在这种封装组件中，多个半导体芯片的配置及其连接方法对封装组件的尺寸和性能具有至关重要的影响。

图1示出根据现有技术的多芯片封装组件100的透视图。在封装组件100中，两个半导体芯片120、130以并排方式（side-by-side）安装在同一个引线框110上。引线框110包括多条指状的引脚111。每一个引脚111的上表面具有焊垫112。第一半导体芯片120下表面的导电凸块121的末端通过焊料与一些焊垫112形成焊料互连。第二半导体芯片130下表面的导电凸块131的末端与另一些引脚111的焊垫112形成焊料互连。封装料160覆盖引线框110和半导体芯片120、130。引线框110的引脚111的至少一部分从封装料160中露出，用于提供封装组件与外部电路（例如电路板）的电连接。

半导体芯片120和130的并排配置在封装密度方面是不利的，因为最终形成的封装组件100的封装面积必须大于半导体芯片120和130的芯片占用面积之和。

此外，已经提出了堆叠的多芯片封装组件，其中多个半导体芯片堆叠在同一个引线框上。位于最下层的半导体芯片通过焊料直接固定在引线框上。位于上层的半导体芯片通过粘合层固定在下面一层的半导体芯片的顶部表面上。然后，通过键合线将上层的半导体芯片电连接到引线框上。尽管这种堆叠的多芯片封装组件可以减小芯片占用面积，但封装组件内的键合线导致工艺复杂化和制造成本的提高。

在上述现有技术的多芯片封装组件中，大量的键合线之间的干扰可能影响半导体芯片的高频性能，并且可能由于键合线的不良电接触可能导致器件不工作。在封装组件中包括电感以及在封装组件外将电感连接至封装组件内部的其他电子元件时，这种外部电连接可能引入干扰。

因此，期望进一步提高封装组件的封装密度，改善电性能和可靠性。

发明内容

有鉴于此，本发明的目的在于提供一种封装组件，以解决现有技术中封装面积过大以及封装结构对半导体元件性能的不利影响的问题。

根据本发明的一方面，提供一种封装组件，包括：引线框，所述引线框包括至少两组引脚；以及堆叠成至少两个层面的多个电子元件，其中，每一组引脚与相应一个层面的电子元件形成电连接，以及，所述封装组件还包括用于将一组引脚中的任意一个或多个引脚连接到另一组引脚中的任意一个或多个引脚的连接部分。

优选地，在所述封装组件中，所述连接部分与其连接的引脚整体形成。

优选地，所述封装组件还包括焊垫，所述焊垫位于至少一个引脚的上表面，并且与所述电子元件形成焊料互连。

优选地，在所述封装组件中，所述连接部分与所述焊垫整体形成。

优选地，在所述封装组件中，所述连接部分从其连接的一个引脚的上表面延伸至其连接的另一个引脚的侧面。

优选地，在所述封装组件中，所述连接部分从其连接的一个引脚的上表面延伸至其连接的另一个引脚的侧面和上表面。

优选地，在所述封装组件中，在垂直于堆叠方向的平面内，所有引脚的底部共平面。

优选地，在所述封装组件中，每个层面的电子元件的数量为至少一个。

优选地，在所述封装组件中，所述多个电子元件包括选自半导体芯片和分立元件的至少一种电子元件。

优选地，在所述封装组件中，所述分立元件包括选自电阻器、电容器、电感器、二极管和晶体管的至少一种分立元件。

优选地，在所述封装组件中，所述多个电子元件包括电感和功率器件，所述电感与第一组引脚形成电连接，所述功率器件与第二组引脚形成电连接，并且，所述电感的一个端子经由引脚和连接部分连接至所述功率器件的一个端子。

优选地，在所述封装组件中，对于用于任意一个上部层面的电子元件的上部层面引脚，与用于位于所述上部层面下方层面的电子元件的下部层面引脚相比，所述上部层面引脚位于所述下部层面引脚的外围。

优选地，在所述封装组件中，所述上部层面引脚的上表面高度高于所述下部层面引脚的上表面高度。