[发明专利]一种双端口存储器的读写控制电路

说明书

技术领域

本发明涉及集成电路存储器设计领域，特别是一种双端口存储器的读写控制电路。

背景技术

随着半导体制造工艺和集成电路设计能力的不断进步，人们已经能够把包括微处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个芯片上，这就是系统级芯片(System-on-Chip，SoC)。随着数据吞吐量不断上升以及系统低功耗要求，系统级芯片对存储器的需求越来越大，在从DVD、播放机、移动电话到第二代居民身份证等的一系列应用中，设计者被要求集成更多数量和更大容量的片上存储器阵列，以满足各种数据和代码的存储需要。

高速数据采集与处理系统对大量快速拥入的多变量数据的处理能力以及对系统实时性有较高的要求。由于单个处理器处理能力有限，往往采用多个处理器以并行工作方式采集、处理信息。即采用多机系统可以减轻主机的负担，且使任务得以分配，提高整个系统的并行处理和实时处理能力。在多处理器系统中，多个处理器间如何进行数据共享与数据交换是设计的关键。单向读写的存储器无法供多个处理器共同处理，而双端口存储器(即双口RAM)是实现多处理器间快速数据交换的强有力的工具。

双端口存储器作为一种性能优越的快速通信器件，它适用在多处理器的高速数字系统中。双端口RAM其优点是：提供了两路完全独立的端口，每端都有完整的地址、数据和控制总线，允许两个处理器对双端口存储器的同一单元进行同时存取；具有两套完全独立的中断逻辑来实现两个处理器之间的握手控制信号；具有两套独立的“忙”逻辑，保证两个CPU同时对同一单元进行读/写操作的正确性。对于单个处理器而言，双端口RAM同普通RAM没有什么明显区别。

当多个处理器对同一地址在同一时刻进行访问时，才会出现读写冲突现象。对于相同地址数据竞争情况的解决，双端口存储器提供的传统硬件工作方式为：双端口存储器具有解决两个处理器同时访问同一个地址单元的硬件仲裁逻辑。在双口存储器的两套控制线中，各有一BUSY引脚，当一端的处理器对该存储器的某地址进行访问时，双端口存储器会将这一端的BUSY引脚置位高电平，并将另一端的BUSY引脚置位低电平；若当另一端的CPU也要对双口RAM进行读写操作时，它会检测自己端的BUSY信号，如果为低则不能访问，而要等待一个时钟周期再检测BUSY信号，直到为高电平时才进行存储操作，这样避免了两个处理器同时竞争资源而引发错误的可能，这种方法的缺点首先在于当读写冲突发生时，需要等待一个时钟周期才能对BUSY信号为低的数据端进行读写(参见“朱荣，双端口共享存储器(即双端口RAM)及其实际应用，甘肃科技，第19卷第3期，2003.3，21-23”)。

由于双端口存储器的两个端口同时对同一地址进行读写操作时会引起读写冲突，写入的数据会覆盖掉存储器中的原有数据，从而造成读出数据的丢失或者，当读写冲突发生时为避免读出数据的丢失，读数据端口从存储器中读出数据，而写数据端口则将数据暂时存入附加的寄存器中，待下一个时钟周期再写入存储器。同时，在等待的时钟周期里，为防止写入据端的数据丢失，则需要对其数据和地址进行缓存，必然需要消耗逻辑资源(参见“蔡刚等，嵌入式可编程存储器设计中的“选择性寄存”方法，电子与信息学报，第31卷第11期，2009.11,2762-2766”、“杨金林等，可重构存储器无地址冲突的访问机理及“比特标识”方法研究，电子与信息学报，第33卷第3期，2011.3,723-728”、“张卫新等，一种新颖的双端口数据高速缓冲存储器，微电子学，第33卷第6期，2003.12,537-540”)。

发明内容

本发明要解决的问题是：针对现有技术存在的问题，本发明提供了一种结构简单、可在半时钟周期内解决双端口存储器读写冲突的读写控制逻辑电路，且不需要额外的缓存资源。

本发明公开了一种双端口存储器的读写控制电路，其包括：

可控延时模块，其将时钟信号进行不同的延时，输出两路延时信号；

字线产生模块，其根据所述可控延时模块输出的两路延时信号输出正常字线开启信号和延迟字线开启信号；

读写使能判断模块，其根据双端口存储器的两端口读写使能信号和读写地址进行读写冲突判断；

读写使能产生模块，其在所述读写冲突判断模块确定两端口存在写冲突时，将两端口的写使能信号转化为读使能信号；

字线选择模块，其在两端口分别向同一个地址进行读、写操作时，输出选择延时字线开启信号的字线选择信号；

多路选择器，其根据所述字线选择信号选择输出正常字线开启信号或延迟字线开启信号；