[发明专利]接触结构以及采用所述接触结构的半导体存储元件

说明书

技术领域

本发明涉及一种接触结构以及采用所述接触结构的半导体组件，尤其涉及一种设置于高密度内存阵列中的接触结构，用以拾接内存阵列区域内的地址线(address lines)。

背景技术

为了获得更高密度的动态随机存取内存(DRAM)芯片，半导体工业面临的挑战是如何将存储单元进一步的微缩。过去几十年间，DRAM制造业者已发展出各种存储单元布局，其目的在减少其所占芯片面积。最近的设计是将地址线埋入在硅基材中，再将晶体管及电容制作在上方，构成垂直堆叠，借此提高芯片密度。

目前的DRAM制作中，仍须要额外的工艺步骤，将第一层金属接触连接至靠近阵列边缘的外围区内的地址线，例如，位线。对于非常高密度的内存阵列来说，且各个存储单元大小约为4F²来说(F为工艺最小尺寸)，几乎已无空间在高密度的内存阵列区域内对位线进行拾接，尤其是在阵列中央，故会影响到电路布局的应用，并且使得芯片尺寸无法进一步缩小。由此可知，本技术领域仍需要改良的接触结构，使其可以被布置在高密度内存存储内，用以拾接地址线。

发明内容

本发明的主要目的即在于提供一种改良的接触结构，以解决上述现有技术的不足与缺点。

为达上述目的，本发明公开了一种半导体存储元件，包含有一基材，其上包含一存储阵列区域以及一外围电路区域；一第一介电层，覆盖所述存储阵列区域以及所述外围电路区域；一第二介电层，位于所述第一介电层上，覆盖所述存储阵列区域以及所述外围电路区域；至少一电容结构，位于所述存储阵列区域内，且所述电容结构包含一电极材料层埋设在所述第二介电层中；以及一接触结构，包含所述电极材料层。

为让本发明的上述目的、特征及优点能更为明显易懂，下文特举优选实施方式，并配合附图作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1至图5为依据本发明实施方法流程所绘示的与堆叠电容工艺相容的接触结构的横断面示意图。

其中，附图标记说明如下：

10基材 24电极材料层

12第一介电层 26牺牲层

14第二介电层 32第三介电层

16硬掩膜层 32a 开口

20插塞 32b 开口

20a 插塞 40接触材料层

20b 插塞 40a 接触结构

22开孔 40b 接触结构

22a 开孔 102 存储阵列区域

22b 开孔 104 外围电路区域

具体实施方式

在下文中将参照附图来说明本发明的实施细节，该些附图中的内容构成了本说明书一部分，并以可实行实施例的特例描述方式来绘示。下文的实施例已揭露足够的细节使得本领域的一般技术人员得以具以实施。当然，本发明中也可实行其它的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。

文中所提及的“晶圆”或“基材”等名称可以是在表面上已有的材料层或集成电路器件层的半导体基底，其中，基材可以被理解为包括半导体晶圆。基材也可以指在制作过程中的半导体基底或晶圆，其上形成有不同材料层。举例而言，晶圆或基材可以包括掺杂或未掺杂半导体、在绝缘材或半导体底材上形成的外延半导体、及其它已知的半导体结构。

本发明主要公开了一种置于高密度内存阵列中的接触结构，用以拾接内存阵列区域内的地址线，然而，熟习该项技术的人员应能理解所公开的接触结构也可以被应用在内存阵列外的外围电路区域。例如，所公开的接触结构还可能被应用在位线拾接接触、外围电路器件、字线编结(word line stitch)、或特殊的分层数字线的应用。此外，熟习该项技术的人员应理解一个存储单元通常由一个电容及一个晶体管所构成。

本发明特别适合被应用在动态随机存取内存单元结构中，其中具有堆叠式存储单元布局以及埋入式位线或字线，另外，也适合被应用在结合该等动态随机存取内存单元结构的集成电路，其中各个动态随机存取内存单元所占面积大小为4F²(F指工艺的最小尺寸)。