[发明专利]一种半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，在半导体衬底上形成有层间介质层，在层间介质层中形成有金属电极；在层间介质层上形成包括自下而上层叠的缓冲层、第一硬掩膜层和第二硬掩膜层的硬掩膜叠层结构，覆盖层间介质层和金属电极；分三步实施三次蚀刻，在硬掩膜叠层结构中形成用于填充底部电极材料的通孔。根据本发明，可以有效控制用于填充底部电极材料的通孔的特征尺寸和侧壁轮廓。

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种相变存储器的底部电极孔的制作方法以及具有采用该方法制作的底部电极孔的相变存储器。

背景技术

相变存储器（PCM）是一种具有高读取/写入速度的存储器，其广泛应用于集成电路中。集成相变存储器的关键步骤是形成用于连通金属电极和相变材料层的底部电极（Bottom Electrode）,底部电极从相变材料（GST）层的底部接触相变材料层。当一定强度的电流经过底部电极时，底部电极产生焦耳热以改变相变材料层的相变状态，从而控制相变存储器的工作状态，即相变材料层由非晶态转变到晶态时实现相变存储器的写入数据的功能，相变材料层由晶态转变到非晶态时实现相变存储器的读出数据的功能。

采用现有技术形成用于填充底部电极的通孔的工艺步骤包括：首先，如图1A所示，在其中形成有金属电极102（其下端连通形成于半导体衬底上的电路元件（包括开关装置））的层间介电层101上依次沉积形成硬掩膜叠层结构和具有金属电极102的顶部图案107的光刻胶层106，所述硬掩膜叠层结构包括自下而上层叠的缓冲层103、第一硬掩膜层104和第二硬掩膜层105，缓冲层103、第一硬掩膜层104和第二硬掩膜层105的构成材料分别为采用等离子体增强化学气相沉积工艺形成的氧化物、氮氧化硅和采用等离子体增强化学气相沉积工艺形成的氧化物；接着，如图1B所示，以光刻胶层106为掩膜，通过实施第一蚀刻在第一硬掩膜层104和第二硬掩膜层105中形成第一通孔107’，露出缓冲层103，而后通过灰化工艺去除光刻胶层106，所述第一蚀刻采用C₄F₈、Ar和O₂作为基础蚀刻气体；接着，如图1C所示，在硬掩膜叠层结构上沉积形成侧墙材料层108，覆盖第一通孔107’的侧壁和底部；接着，如图1D所示，实施第二蚀刻蚀刻侧墙材料层108，露出缓冲层103的同时，使覆盖第一通孔107’的侧壁的侧墙材料层108构成用于填充底部电极的第二通孔的图案109，所述第二蚀刻采用CF₄、CHF₃、Ar和O₂作为基础蚀刻气体；接着，如图1E所示，以经过所述第二蚀刻的侧墙材料层108为掩膜，实施第三蚀刻蚀刻缓冲层103，露出金属电极102的同时，形成用于填充底部电极的第二通孔109’，所述第三蚀刻采用C₄F₈、CO、Ar和O₂作为基础蚀刻气体。

尽管金属钨构成的底部电极具有超过99％的实现写入数据功能的良率，但是实现读出数据功能的良率较差。因此，现有技术通常采用钛和氮化钛的组合来作为构成底部电极的材料，因为其在保证底部电极优秀的实现写入数据功能的良率的同时，可以使底部电极具有超过90％的实现读出数据功能的良率。然而，采用上述工艺步骤形成用于填充底部电极的第二通孔109’时，通常采用氮化硅作为侧墙材料层108的材料，在侧墙材料层108为掩膜，通过蚀刻形成第二通孔109’之后，第二通孔109’的侧壁和底部会有氮化硅的少量残留，此外，位于第一通孔107’的侧壁上的侧墙材料层108的轮廓的均匀性较差，进而影响后续作为构成底部电极的材料的钛和氮化钛的填充，造成底部电极的开路，降低底部电极的实现写入数据功能的良率。

因此，需要提出一种方法，以解决上述问题。

发明内容