[发明专利]半导体装置

说明书

相关申请

本申请享受以日本专利申请2013-108033号（申请日：2013年5月22日）为基础申请的优先权。本申请通过参照该基础申请而包括该基础申请的所有内容。

技术领域

本发明的实施方式涉及半导体装置。

背景技术

近年来，在通信的接收电路、发送电路中使用的高频开关IC的高性能化以及高功能化急速发展。开发了多个通过采用使用了SOI基板的FET来改善高频响应性能，并能够将电源电路、控制电路搭载于同一芯片的高频开关IC，能够对应于小型化要求。

如果在高频开关IC中，输入电力变大，则基于输入信号的电压振幅超过FET的耐压，电流还流出到应该成为OFF状态的FET侧，输入波形紊乱。其结果，在高频开关电路中高次谐波失真变大。

作为抑制高次谐波失真的方法，有与基于基板电位控制的阈值控制对应的体偏置（body bias）控制技术。但是，在为了降低高频开关IC的导通电阻而增大了FET的总栅极宽度（Wg）的情况下，即使进行基板电位控制仍难以均匀地控制宽的体（body）区域。其结果，电流部分性地集中流出，元件温度上升。其结果，存在高频开关IC整体的耐压降低这样的问题。

发明内容

本发明的实施方式提供能够抑制耐压降低的半导体装置。

根据一个实施方式，半导体装置设置有栅电极、源极区域以及漏极区域、体接触区域、体偏置控制电极。栅电极由按照第1间隔并列配置的多个第1部分、和连接多个第1部分的第2部分构成，隔着栅极绝缘膜设置。源极区域以及漏极区域设置于多个第1部分之间。体接触区域相对第2部分配置于与源极区域以及漏极区域相反的一侧。体偏置控制电极与第2部分并列，设置于体接触区域上，与第2部分之间的第2间隔大于第1间隔，与体接触区域连接。

附图说明

图1是示出第1实施方式的半导体装置的概略俯视图。

图2是沿着图1的A-A线的剖面图。

图3是沿着图1的B-B线的剖面图。

图4是示出第1实施方式的比较例的半导体装置的概略俯视图。

图5（a）是沿着图4的C-C线的剖面图，图5（b）是沿着图4的E-E线的剖面图。

图6是示出第1实施方式的输入功率与2次的高次谐波失真的关系的图。

图7是示出第1实施方式的输入功率与3次的高次谐波失真的关系的图。

图8是示出第1变形例的半导体装置的概略俯视图。

图9是示出第2实施方式的半导体装置的概略俯视图。

图10是沿着图9的F-F线的剖面图。

图11是示出第3实施方式的半导体装置的概略俯视图。

图12是沿着图11的G-G线的剖面图。

图13是示出第2变形例的半导体装置的概略俯视图。

图14是示出第4实施方式的半导体装置的概略俯视图。

图15是沿着图14的H-H线的剖面图。

图16是示出第3变形例的半导体装置的概略俯视图。

图17是示出第4变形例的半导体装置的剖面图。

具体实施方式

以下，参照附图，说明本发明的实施方式。

（第1实施方式）

首先，参照附图，说明第1实施方式的半导体装置。图1是示出半导体装置的概略俯视图。图2是沿着图1的A-A线的剖面图。图3是沿着图1的B-B线的剖面图。图4是示出比较例的半导体装置的概略俯视图。图5（a）是沿着图4的C-C线的剖面图、图5（b）是沿着图4的E-E线的剖面图。在本实施方式中，在高频半导体开关中应用的MOSFET中设置体接触区域，针对多指条构造的栅电极的连接部并列地配置体偏置控制电极，从而抑制了耐压降低。

如图1所示，作为半导体装置的高频开关FET部90设置有将周围用元件分离区域（STI shallow trench isolation，浅沟道隔离）2分离了的具有矩形形状的元件形成区域1。元件形成区域1具有SDG（源极?漏极?栅极）区域3、体接触区域4、以及体偏置控制电极5。高频开关FET部90是构成高频开关IC的多指条型的FET。