[发明专利]用于存储单元的三维（3‑D）写辅助方案

权利要求书

1.一种集成电路，包括：

存储单元的阵列；

写地址解码器，包括多个写输出端；以及

写逻辑单元的阵列，其中：

所述写逻辑单元的阵列电连接至所述多个写输出端；

所述写逻辑单元的阵列电连接至所述存储单元的阵列；以及

所述写逻辑单元的阵列被配置为设置所述存储单元的工作电压。

2.根据权利要求1所述的集成电路，其中，每个写逻辑单元都与相应的存储单元相关联。

3.根据权利要求1所述的集成电路，其中，每个写逻辑单元都包括电连接至每个存储单元的独立的写字线(WWL)。

4.根据权利要求1所述的集成电路，其中，所述存储单元的阵列形成在第一层级上，并且所述写逻辑单元的阵列形成在第二层级上，所述第一层级不同于所述第二层级。

5.根据权利要求4所述的集成电路，其中，所述第一层级位于所述第二层级之上。

6.根据权利要求4所述的集成电路，其中，所述第一层级位于所述第二层级之下。

7.根据权利要求2所述的集成电路，其中，每个写逻辑单元都被配置为：

至少接收第一控制信号；以及

至少响应于所述第一控制信号而产生输出信号，其中，所述输出信号控制每个相关联的存储单元。

8.一种集成电路，包括：

存储单元的阵列；

写地址解码器，包括多个写输出端；以及

写逻辑单元的阵列，其中：

所述写逻辑单元的阵列电连接至所述多个写输出端；

所述写逻辑单元的阵列电连接至所述存储单元的阵列；

所述写逻辑单元的阵列被配置为设置所述存储单元的工作电压；

每个写逻辑单元均与相应的所述存储单元相关联；以及

每个写逻辑单元均包括可编程电压调谐器。

9.根据权利要求8所述的集成电路，其中，所述可编程电压调谐器被配置为：

至少接收第一控制信号；以及

至少响应于所述第一控制信号而产生输出信号，其中，所述输出信号控制每个相关联的存储单元的所述工作电压。

10.根据权利要求9所述的集成电路，其中，所述可编程电压调谐器包括：

第一P型晶体管；

所述第一P型晶体管的第一端子被配置为第一输入节点，以接收选择控制信号；

所述第一P型晶体管的第二端子被配置为第一输出节点，以响应于所述选择控制信号而将输出控制信号发送至所述存储单元；以及

所述第一P型晶体管的第三端子耦合至电源电压。

11.根据权利要求9所述的集成电路，进一步包括第一P型晶体管，其中：

所述第一P型晶体管的第一端子被配置为第一输入节点，以接收反相信号；

所述第一P型晶体管的第二端子耦合至所述可编程电压调谐器；以及

所述第一P型晶体管的第三端子耦合至电源电压。

12.根据权利要求11所述的集成电路，进一步包括反相器，其中：

所述反相器的第一端子被配置为接收NAND输出信号；以及

所述反相器的第二端子耦合至所述第一P型晶体管的所述第一输入节点，并且产生所述反相信号。

13.根据权利要求12所述的集成电路，进一步包括NAND门，其中：

所述NAND门的第一端子被配置为至少接收NAND控制信号；以及

所述NAND门的第二端子耦合至所述反相器的第一端子，并且被配置为产生所述NAND输出信号。

14.根据权利要求9所述的集成电路，其中，所述可编程电压调谐器包括：

第一P型晶体管；

所述第一P型晶体管的第一端子被配置为第一输入节点，以接收第一输入信号；

所述第一P型晶体管的第二端子被配置为第一输出节点，以响应于所述第一输入信号而将输出控制信号发送至所述存储单元；以及

所述第一P型晶体管的第三端子耦合至所述第一P型晶体管的第一端子。