[发明专利]用于存储单元的三维（3‑D）写辅助方案

说明书

技术领域

本发明一般地涉及半导体技术领域，更具体地，涉及集成电路。

背景技术

半导体集成电路（IC）工业已经生产了各种各样的数字器件，以解决许多不同领域中的问题。诸如具有微处理器的芯片上系统（SoC）器件的一些数字器件电耦合至用于存储数字数据的静态随机存取存储器（SRAM）器件。由于IC变得更小且更复杂，工作电压不断降低，从而影响IC性能。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成电路，包括：存储单元的阵列；写地址解码器，包括多个写输出端；以及写逻辑单元的阵列，其中：所述写逻辑单元的阵列电连接至所述多个写输出端；所述写逻辑单元的阵列电连接至所述存储单元的阵列；以及所述写逻辑单元的阵列被配置为设置所述存储单元的工作电压。

在该集成电路中，每个写逻辑单元都与相应的存储单元相关联。

在该集成电路中，每个写逻辑单元都包括电连接至每个存储单元的独立的写字线（WWL）。

在该集成电路中，所述存储单元的阵列形成在第一层级上，并且所述写逻辑单元的阵列形成在第二层级上，所述第一层级不同于所述第二层级。

在该集成电路中，所述第一层级位于所述第二层级之上。

在该集成电路中，所述第一层级位于所述第二层级之下。

在该集成电路中，每个写逻辑单元都被配置为：至少接收第一控制信号；以及至少响应于所述第一控制信号而产生输出信号，其中，所述输出信号控制每个相关联的存储单元。

根据本发明的另一方面，提供了一种集成电路，包括：存储单元的阵列；写地址解码器，包括多个写输出端；以及写逻辑单元的阵列，其中：所述写逻辑单元的阵列电连接至所述多个写输出端；所述写逻辑单元的阵列电连接至所述存储单元的阵列；所述写逻辑单元的阵列被配置为设置所述存储单元的工作电压；每个写逻辑单元均与相应的所述存储单元相关联；以及每个写逻辑单元均包括可编程电压调谐器。

在该集成电路中，所述可编程电压调谐器被配置为：至少接收第一控制信号；以及至少响应于所述第一控制信号而产生输出信号，其中，所述输出信号控制每个相关联的存储单元的所述工作电压。

在该集成电路中，所述可编程电压调谐器包括：第一P型晶体管；所述第一P型晶体管的第一端子被配置为第一输入节点，以接收选择控制信号；所述第一P型晶体管的第二端子被配置为第一输出节点，以响应于所述选择控制信号而将输出控制信号发送至所述存储单元；以及所述第一P型晶体管的第三端子耦合至电源电压。

该集成电路进一步包括第一P型晶体管，其中：所述第一P型晶体管的第一端子被配置为第一输入节点，以接收反相信号；所述第一P型晶体管的第二端子耦合至所述可编程电压调谐器；以及所述第一P型晶体管的第三端子耦合至电源电压。

该集成电路进一步包括反相器，其中：所述反相器的第一端子被配置为接收NAND输出信号；以及所述反相器的第二端子耦合至所述第一P型晶体管的所述第一输入节点，并且产生所述反相信号。

该集成电路进一步包括NAND门，其中：所述NAND门的第一端子被配置为至少接收NAND控制信号；以及所述NAND门的第二端子耦合至所述反相器的第一端子，并且被配置为产生所述NAND输出信号。

在该集成电路中，所述可编程电压调谐器包括：第一P型晶体管；所述第一P型晶体管的第一端子被配置为第一输入节点，以接收第一输入信号；所述第一P型晶体管的第二端子被配置为第一输出节点，以响应于所述第一输入信号而将输出控制信号发送至所述存储单元；以及所述第一P型晶体管的第三端子耦合至所述第一P型晶体管的第一端子。

该集成电路进一步包括第一P型晶体管，其中：所述第一P型晶体管的第一端子被配置为第一输入节点以接收第一输入信号；所述第一P型晶体管的第二端子被配置为第一输出节点，以响应于所述第一输入信号而将输出控制信号发送至所述存储单元；以及所述第一P型晶体管的第三端子耦合至电源电压。

在该集成电路中，所述可编程电压调谐器进一步包括：第一反相器和第二反相器；所述第一反相器的第一端子被配置为接收NAND输出信号；所述第一反相器的第二端子耦合至所述第二反相器的第一端子；以及所述第二反相器的第二端子耦合至所述第一输入节点，并且产生所述第一输入信号。