[发明专利]一种高性能门控游标型时间数字转换器

说明书

技术领域

本发明属于锁相环集成电路技术领域，具体涉及一种应用于小数分频全数字锁相环中的高性能门控游标型时间数字转换器（TDC）。

背景技术

时间数字转换器，能够测量信号间的微小时间间隔，在科学研究和工程技术领域有广泛应用，如高能物理中的粒子生命周期测量，激光探测，医疗成像，芯片上jitter测量，飞行时间（TOF）测量等等。随着微电子设计和工艺水平的不断提高，TDC的分辨率等性能指标随之提高，开始越来越多地应用在全数字锁相环中。全数字锁相环（ADPLL）相对于传统的模拟锁相环具有可移植性好，可集成度高等优势，是近年来的一个研究热点。TDC是ADPLL的重要组成部分，TDC把参考时钟信号REF和DCO反馈信号CKV的相位差转化为数字信号输出。ADPLL的带内相位噪声主要由TDC决定，TDC对带内相位噪声的贡献如式（1）所示，Δt_TDC代表TDC的分辨率，f_REF代表参考时钟频率，由式（1）可以看出高分辨率和高采样速率能够带来更小的相位噪声。此外，TDC还应具备足够的测量范围，在环路未锁定状态，TDC的输入信号幅度也非常大，例如，对于40MHz参考时钟的II型锁相环，最大幅度可达25ns，这时需要非常大的测量范围才能满足要求。综上，提高分辨率、采样速率和测量范围是TDC设计的主要目标。

STDC=(2π·ΔtTDCTDCO)2·112fREF---(1)]]>

分辨率、采样速率和测量范围等性能指标是相互影响与制约的，在设计时需要折衷考虑。为了提高TDC的性能，研究者们提出了多种不同结构的TDC。游标环形时间数字转换器（Vernier Ring TDC）^【1】具有12bit的大测量范围和8ps的高分辨率，采样速率为15MHz。自选择逐次逼近时间数字转换器（DSSA TDC）^【2】具有高达80MHz的采样速率和10ps的分辨率，测量范围为10ns。门控游标型时间数字转换器（Gated-Vernier TDC）^【3】有粗量化和细量化两种模式来适应环路未锁定和锁定两种状态下对TDC的要求。

但是传统的门控游标型时间数字转换器受制于其相位比较器的结构缺点，细量化模式下的测量范围很小，门控环形振荡器的设计受限，制约了对分辨率、采样速率、测量范围之间折衷关系的提高。当应用于小数分频锁相环中时，难以既满足测量范围的要求，又获得较高的采样速率和分辨率。

传统的门控游标型时间数字转换器^【3】主要存在两个问题：

第一个问题是细量化模式下测量范围很小，只有120ps。

图2（a）所示为传统门控游标型时间数字转换器中的相位比较器结构，它由两个非门和一个SR锁存器构成,输入端In1和In2分别接快速门控环形振荡器（以下简称快环振）和慢速门控环形振荡器（以下简称慢环振）的输出端。当输入信号In1stop的上升沿超前于In2时start，相位比较器被触发，输出信号Out变为高电平，如（b）所示。但是这种比较器结构不仅比较输入的上升沿，也对下降沿作比较。当In1下降沿滞后In2大于120ps时，比较器被错误地触发，如（c）所示，这就限制了输入信号的幅度不能超过这一阈值，从而制约了TDC的测量范围的提升。