[发明专利]半导体器件设计方法和导电凸块图案增强方法

说明书

本发明公开了半导体器件设计方法和导电凸块图案增强方法。在一些实施例中，设计半导体器件的方法包括：设计导电凸块图案设计；以及对导电凸块图案设计执行导电凸块图案增强算法以产生增强的导电凸块图案设计。基于增强的导电凸块图案设计来设计布线图案。对布线图案执行设计规则检查（DRC）程序。

技术领域

本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件的设计方法。

背景技术

半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层以及半导体材料层且使用光刻来图案化各个材料层以在其上形成电路部件和元件而制造半导体器件。

通常在单个半导体晶圆上制造数十或数百个集成电路。通过沿着划线切割集成电路来单一化各个管芯。例如，随后以多芯片模块或其他类型的封装方式来单独封装各个管芯。

半导体工业通过不断减小最小部件尺寸而不断提高各种电子部件（例如，晶体管、二极管、电阻器、电容器等）的集成度，这允许更多部件被集成到指定区域内。在一些应用中，这些更小的电子部件还需要比之前的封装利用更小面积的更小封装。

晶圆级封装（WLP）和衬底上晶圆上芯片（CoWoS）封装方式是正在发展中的更小封装类型的一些实例。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种设计半导体器件的方法，所述方法包括：设计导电凸块图案设计；对所述导电凸块图案设计执行导电凸块图案增强算法以创建增强的导电凸块图案设计；基于所述增强的导电凸块图案设计来设计布线图案；以及对所述布线图案执行设计规则检查（DRC）程序。

在该方法中，对所述导电凸块图案设计实时执行所述导电凸块图案增强算法。

该方法还包括：在设计所述布线图案之前，对所述增强的导电凸块图案设计执行测试。

在该方法中，如果通过所述测试，则设计所述布线图案。

在该方法中，对所述导电凸块图案设计实时执行所述导电凸块图案增强算法，并且如果所述测试失败，则所述方法包括重复设计所述导电凸块图案设计。

该方法还包括：创建所述布线图案的工厂存储记录。

该方法还包括：对所述布线图案执行测试。

在该方法中，如果通过所述测试，则创建所述布线图案的工厂存储记录。

在该方法中，如果所述测试失败，则所述方法包括重复设计所述导电凸块图案设计、执行所述导电凸块图案增强算法和/或设计所述布线图案。

在该方法中，所述导电凸块图案增强算法包括：输入所述导电凸块图案设计的多个坐标；计算所述导电凸块图案设计的有效导电凸块图案密度；模拟所述导电凸块图案设计的导电凸块高度；以及识别热点以创建所述导电凸块图案设计的图案增强引导。

根据本发明的另一方面，提供了一种增强半导体器件的导电凸块图案的方法，包括：输入所述导电凸块图案设计的多个坐标；计算所述导电凸块图案设计的有效导电凸块图案密度；模拟所述导电凸块图案设计的导电凸块高度；以及识别热点以创建所述导电凸块图案设计的图案增强引导。

在该方法中，所述导电凸块图案包括用于多个导电凸块的图案，其中，输入所述导电凸块图案的多个坐标包括：以（x_i，y_i）格式输入所述导电凸块图案中的多个导电凸块的每一个的多个坐标，并且i是所述多个所述导电凸块的每一个导电凸块的编号。

在该方法中，计算所述有效导电凸块图案密度包括：选择导电凸块区域；