[发明专利]编程分栅位单元

说明书

本公开涉及编程分栅位单元。一种编程分栅存储器的方法，将电压不同地应用于选择的单元和取消选择的单元的端子。对于通过耦合于选择的行和选择的列被编程的单元，将所述控制栅极耦合于第一电压、将所述选择栅极耦合于第二电压，编程是通过将漏极端子耦合于导致了分栅存储单元导电的电流吸收器以及将所述源极端子耦合于第三电压而实现的。对于通过未耦合于选择的行而未被编程的单元，非编程是通过将所述控制栅极耦合于所述第一电压、将所述选择栅极耦合于大于在读期间应用于所述选择栅极的电压但足够低以阻止编程的第四电压而维持的，其中所述分栅存储单元在所述读期间被取消选择。

技术领域

本发明通常涉及存储器NVM，更具体地说涉及编程分栅位单元（split gate bitcell）。

背景技术

分栅非易失性存储器（NVM）例如包括分栅闪存装置，提供了优于堆叠栅装置的优势。分栅闪存单元表现出了未被选择但是在选择的行上或在选择的列上的存储单元的减少的编程干扰。通常，不管对选择的单元执行的操作如何，选择的行上或选择的列上的单元最可能表现出干扰效应。虽然分栅闪存单元已大幅减少了在选择的行上或在选择的列上的单元的编程干扰问题，未被选择的行/未被选择的列的单元上的擦除位的编程干扰是是主要干扰机制。这些单元在分栅设计中易受影响的原因之一是应用于未被选择的单元的特定应力比应用于被选择的行/未被选择的列上或未被选择的行/被选择的列上的单元的应力适用于更多的周期。

附图说明

本发明通过举例的方式说明并没有被附图所限制，在附图中类似的参考符号表示相似的元素。附图中的元素说明是为了简便以及清晰，不一定按比例绘制。

图1根据本发明的一个实施例，以方框图的形式说明了有存储阵列的存储系统。

图2根据本发明的一个实施例，以示意图的形式更详细地说明了图1的存储阵列的一部分。

图3以表格的形式说明了在编程存储系统期间应用于图1的阵列的各个位单元的示例编程电压。

图4根据本发明的一个实施例，说明了图1的存储阵列的位单元的分栅装置的截面图。

具体实施方式

在编成分栅NVM中的选择的分栅存储单元期间，未被选择的擦除位的应用偏差可能导致一个或多个未被选择的擦除位在非有意地被编程。编程干扰通常是由带带（band toband）载流子生成以及源极到漏极泄漏电流引起的，其中泄漏可能导致电子在非有意地被注入分栅NVM的未被选择的擦除位。随着技术的进步和分栅存储单元的选择栅氧化物厚度的减小，带带载流子生成变为更占主导地位的编程干扰源。因此，在一个实施例中，为了减少编程干扰，应用于存储器的未被选择的行上的存储单元的选择栅极（例如，字线）的偏置电压被设置为特定选择栅极偏置电压，从而减少了带带载流子生成。在一个实施例中，该选择栅极偏置电压是大于在读操作期间应用于取消选择的分栅存储单元的选择栅极的电压的电压。在编程期间应用于未被选择的行上的存储单元的选择栅极偏置电压减小了这些分栅存储单元的间隙区域内的频带偏移（band bending）。所述频带偏移的减小是由于选择栅极和控制栅极之间以及选择栅极和源极之间的电势差的减小。减小频带偏移就减小了在间隙区域中生成的电子/空穴对，从而减小了未被选择的行上的存储单元内的电子注入。以这种方式，编程干扰可能会减少。