[发明专利]基于上下文感知图案的自动化设计布局图案校正

说明书

技术领域

本揭露涉及产生半导体设计布局。本揭露尤其可应用于校正经绘制的半导体设计布局（drawn semiconductor design layout）中的难以制造图案（difficult-to-manufacture pattern）。

背景技术

半导体设计布局内的难以制造图案包括产生设计规则检查错误、微影(lithography)可印制性错误、双重图案技术兼容性检查错误、可制造性设计(DFM)规则检查错误等等的图案。现存用于解决难以制造图案的解决方案普遍有两种：手绘式修正(hand-drawn fixes)以及自动化基于规则修正。

手绘式修正为布局设计者使用计算机辅助设计(CAD)工具进行的手动修正。修正难以制造图案上的引导由具有规则检查引擎所产生的注记(annotations)的错误标记(markers)形式予以提供。布局设计者必须反复(iteratively)修改设计直到通过所有检查。因此，手绘式修正因其依赖人类操作者或设计者以相同精确方式校正相同错误而缺乏一致性(consistency)，从而招致最终制造产品的变异性(variability)。

自动化基于规则修正由操控引擎(manipulation engine)所产生，透过一组编码规则(coded rules)，辨识(identify)难以制造几何并且产生新几何予以取代。编码规则以一系列多边形或基于边缘的测量命令为基础而搜寻特征。因此，每一个额外的维度限制条件或测量皆招致额外的计算时间及复杂度。需要供自动化基于规则修正用的基于规则的脚本(scripts)，其可能难以编码，尤其是对于复杂的布局图案而言。具有N个边缘的图案可由N*(N-1)边缘对限制条件表示。因此，每个图案实现大约N*(N-1)个编码规则并不实际。

基于图案的方法在用于辨别如造成微影热点之类复杂、难以制造的布局图案时，对于以上两种解决方案是有效的替代方案。然而，一旦透过图案匹配来辨别热点的话，修正布局仍需要人力。

因此，容许自动化基于上下文感知(context-aware)图案半导体设计布局校正的方法有存在的必要。

发明内容

本揭露的一个态样是致能自动化基于图案半导体设计布局校正的方法。

本揭露的另一个态样是能够进行自动化基于图案半导体设计布局校正的设备。

本揭露的额外态样和其它特征将在底下说明中提出并且一旦查阅下文，对于所属领域的技术人员将某种程度显而易知或可由本揭露的实践得到学习。本揭露的优点可如所附权利要求书内所特别指出者予以实现并且取得。

根据本揭露，可通过一种方法部分达到某些技术功效，方法包括：扫描经绘制的半导体设计布局基于与预特征化的难以制造图案的匹配以判断经绘制的半导体设计布局内的难以制造图案、基于校正图案与预特征化的难以制造图案之间的预定相关性而判断校正图案、以及在经绘制的半导体设计布局内以校正图案取代难以制造图案。

本揭露的态样包括判断经绘制的半导体设计布局内难以制造图案的上下文以及基于上下文判断校正图案。额外的态样包括判断上下文，其包括判断难以制造图案的邻近特征以及判断校正图案包括说明邻近特征。另一态样包括判断萃取半径用于判断难以制造图案的邻近特征，萃取半径是基于制造效应的影响的半径。再另一态样包括含括有多边形数据或影像数据的难以制造图案。额外的态样包括基于修复各别候选难以制造图案的候选校正图案判断预定相关性以及储存候选校正图案具有各别候选难以制造图案作为互相关的校正图案和预特征化的难以制造图案。又另一态样包括基于校正候选难以制造图案的原始违规(original violation)及判断候选校正图案未产生设计规则检查缺陷与制造缺陷而判断候选校正图案是否修复候选难以制造图案。另一态样包括制造缺陷位于萃取半径边界的制造缺陷，萃取半径是基于制造效应的影响的半径。再一态样包括含括有线端萃取热点、主动区折叠热点、切割掩模产生热点、微影热点、双重图案技术问题、以及光学近接(proximity)校正优化的至少其中之一的难以制造图案。

本揭露的另一态样是设备，其包括：至少一个处理器，以及包括用于一个或多个程序的计算机程序码的至少一个存储器，至少一个存储器和计算机程序码以至少一个处理器予以配置而使设备进行至少底下所述：扫描经绘制的半导体设计布局基于与预特征化的难以制造图案的匹配以判断经绘制的半导体设计布局内的难以制造图案，基于校正图案与预特征化的难以制造图案之间的预定相关性而判断校正图案，以及在经绘制的半导体设计布局内以校正图案取代难以制造图案。