[发明专利]半导体器件

说明书

技术领域

本公开内容涉及一种半导体器件。

背景技术

传统地，将电气焊盘提供在其中形成半导体元件的半导体器件的上部。电气焊盘与探针接触以检测半导体元件的性能，或对其进行引线接合连接。例如，具有这一配置的半导体器件在JP-A-2010-153901(对应于US2003／0173667A1和US2003／0173668A1)中公开。

在JP-A-2010-153901中，公开了一种半导体器件(集成电路)。在该半导体器件中，布线区域形成在衬底上，具有多个开口的钝化层形成在布线区域上，且接合焊盘通过该多个开口连接至布线区域。接合焊盘具有第一引线接合区域和第二引线接合区域。JP-A-2010-153901中电气焊盘的尺寸大于正常电气焊盘的尺寸。

本公开内容的发明人发现了以下内容：

在其上部具有电气焊盘的半导体器件中，由于探针插入电气焊盘中或由于在执行接合时对电气焊盘产生冲击，电气焊盘可能被刮切(scraped)或可能变薄。当电气焊盘变薄时，来自外部的应力容易地传输至电气焊盘的下层，从而在电气焊盘下方易于产生例如破裂或类似的难题。

在JP-A-2010-153901中，电气焊盘的尺寸很大，且探测和接合在不同位置执行。然而，当剧烈冲击一次施加至电气焊盘时或当冲击重复施加时，该冲击可能不被电气焊盘吸收。应力可能传输至电气焊盘的下层从而可能产生破裂。

发明内容

本公开内容的一个目的是提供一种半导体器件，其抑制朝向电气焊盘底部的应力传输。

根据本公开内容的一个方面，半导体器件包括半导体衬底、层间绝缘膜、多个布线层、第一硬质膜和电气焊盘。半导体衬底具有半导体元件。层间绝缘膜布置在半导体衬底上方。多个布线层布置在层间绝缘膜中。第一硬质膜布置在层间绝缘膜上方。第一硬质膜比层间绝缘膜更坚硬。电气焊盘布置在第一硬质膜上方并用于外部连接。电气焊盘包括下层焊盘、上层焊盘和第二硬质膜。与上层焊盘相比，下层焊盘布置成离半导体衬底较近。上层焊盘布置成离半导体衬底较远。第二硬质膜布置在下层焊盘和上层焊盘之间。第二硬质膜具有导电性且比下层焊盘和上层焊盘更坚硬。

根据以上半导体器件，可抑制朝向电气焊盘下部的应力传输。

附图说明

通过参照附图的下述详细描述，本发明的上述和其它目的、特征和优点将变得更加清楚。在附图中：

图1为示出根据第一实施例的半导体器件的截面图；

图2A至2C为示出根据第一实施例的半导体器件的制造过程的截面图；

图3A至3B为示出根据第一实施例的半导体器件的制造过程的截面图；

图4A至4B为示出根据第一实施例的半导体器件的制造过程的截面图；

图5为示出下层焊盘的厚度、第二硬质膜的厚度和破裂产生之间的关系的示图；以及

图6为示出第一硬质膜的厚度和破裂产生率之间的关系的示图。

具体实施方式

(第一实施例)

本公开内容的第一实施例将解释如下。如图1所示，在本实施例中的半导体器件1中，例如横向扩散MOS(LDMOS)、绝缘栅型双极晶体管(IGBT)等多个半导体元件50形成在绝缘体上硅(SOI)衬底5上。在半导体元件50上，层间绝缘膜10、布线层12a至12c、第一硬质膜20a、阻挡金属层22、和电气焊盘30依序形成。SOI衬底5例如由SOI层2、P型支撑衬底3和掩埋氧化物膜4配置而成。由N型硅配置而成的SOI层2和P型支撑衬底3通过掩埋氧化物膜4进行结合。SOI衬底5对应于半导体衬底的一个实例。在本公开内容中，半导体衬底(例如，SOI衬底5)的厚度方向对应于垂直方向(即向上和向下的方向)。因此，当假设半导体衬底中两个主表面中的一个对应于由层间绝缘膜10和布线层12a至12c层叠的表面时，两个主表面中的那一个对应于向上的方向。主表面中的另一个(对应于具有P型支撑衬底3的表面)对应于向下的方向。

在半导体元件50上，形成层间绝缘膜10。层间绝缘膜10由旋涂玻璃(SOG)膜、硼磷硅酸盐玻璃(BPSG)膜、正硅酸乙酯(TEOS)膜或类似膜构成。在层间绝缘膜10中，第一布线层12a、第二布线层12b和第三布线层12c依序从SOI层2处形成。布线层12a至12c主要包括例如铝(Al)。此外，在层间绝缘膜10中，提供多个过孔14，且布线层12a至12c中的每一层和半导体元件50通过过孔14电连接。