[发明专利]半导体器件及其制造方法

说明书

本发明公开了一种半导体器件及其制造方法，该半导体器件具有功率MOSFET，该功率MOSFET同时实现低导通电阻和高击穿电压。先在n型衬底SUB上形成低浓度的p型外延层EP，在有源部中由多个沟道TR来界定多个有源区域AC，所述沟道TR形成于外延层EP并按第1方向延伸，且在与第1方向正交的第2方向上具有第1间隔。即形成如下的超结结构：在相邻的沟道TR之间的外延层EP形成具有漏极偏移层作用的n型扩散区域NR，在沟道TR的侧壁和n型扩散区域NR之间的外延层EP形成与沟道区域（p型扩散区域PCH）连接的p型扩散区域PR。接下来从位于有源部的端部上的沟道TR的侧壁朝向外周部的外延层EP形成具有规定宽度的n型扩散区域NRE，从而提高漏极耐压。

技术领域

本发明公开了一种半导体器件及其制造技术，特别是可适用于如具有超结结构的功率MOSFET（Power Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）的半导体器件的技术。

背景技术

超结结构通过将窄间距的pn结单元进行周期性排列，便可同时实现低导通电阻和高的结击穿电压。但是，由于pn结单元的外周部分并非必然是周期性结构（即不再是超结结构，所以还必须考虑如何才能在pn结单元的外周部分不采用超结结构而得到高的击穿电压。

例如，在美国专利第2009085147号专利申请书（专利文献1）及美国专利第2005181564号专利申请书（专利文献2）中，公开了如下的技术，即通过与导通层为相同导电类型来形成外周部分，并通过降低外周部分的单位单元内的杂质浓度，便可容易获得高的击穿电压的技术。

另外，在美国专利第2006231915号专利申请书（专利文献3）中公开了用宽且厚的绝缘膜覆盖外周部分以获得高击穿电压的技术。

另外，在美国专利第2005181577号专利申请书（专利文献4）中公开了不在外周部分的槽侧面导入杂质以获得高的周围击穿电压的技术。

专利文献1 美国专利第2009085147号专利申请书

专利文献2 美国专利第2005181564号专利申请书

专利文献3 美国专利第2006231915号专利申请书

专利文献4 美国专利第2005181577号专利申请书

发明内容

如上述专利文献1～专利文献4中所公开的技术中，公开了为了使超结结构获得稳定的击穿电压而对pn结单元的外周部分的结构提供了各种方案。但是，所提出的各种方案中，都难以同时实现低导通电阻和高击穿电压的目的。而且，还存在增加了制造工序数等亟待解决的技术问题。

本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。

根据一实施方式，在n型衬底上形成低浓度的p型外延层，在有源部中，由形成于外延层且按第1方向延伸的多个槽来界定多个有源区域。在相邻的槽之间的外延层形成具有功率MOSFET的漏极偏移层作用的n型扩散区域，并在槽的侧壁和n型扩散区域之间的外延层形成和功率MOSFET的沟道区域连接的p型扩散区域。而且，在外延层从位于有源部端部的槽的侧壁朝向外周部形成具有规定宽度的n型扩散区域。

根据一实施方式，可提供具有同时实现了低导通电阻和高的结击穿电压的功率MOSFET的半导体器件。另外，仅通过简单的方法便可制造出所述半导体器件。

附图说明

图1所示的是形成第1实施方式中超结结构的功率MOSFET的半导体芯片主要部分的平面图。

图2所示的是将形成第1实施方式中超结结构的功率MOSFET的半导体芯片的有源部的一部分及外周部的一部分进行放大后的主要部分的平面图（相当于图1所示的B区域的主要部分的平面图）。