[发明专利]数字双链延迟锁相环

说明书

技术领域

本发明涉及DLL，尤其涉及一种数字双链延迟锁相环。

背景技术

DLL是Delay Lock Loop的缩写，DLL的作用是调整一个时钟信号的相位，常用于处理器存储器的时钟同步。

对于单链DLL，参考时钟同时接在所有延迟单元的输入端，鉴相器对参考时钟和反馈时钟的相位进行比较，如果反馈时钟快于参考时钟，控制移位寄存器左移，延迟时间加大，直到参考时钟和反馈时钟同步，反之亦然。缺点是锁定时间长，精度低。

对于模拟DLL，鉴相器比较参考时钟和反馈时钟相位，根据相位差产生控制信号来控制电荷泵的电流对滤波器电容充电或放电，低通滤波器将鉴相器和电荷泵产生的高频信号过滤，生成控制电压，通过改变该电压值调整压控延迟线的延迟时间从而改变反馈时钟的相位。缺点是功耗大，速度慢。

高速、并行的芯片间的通信系统中，为了实现各个信道间的时钟同步，并完成可靠的数据采样，对高速正交时钟产生系统提出了迫切的需求。并且为了配合不同通信协议的要求，需要提供对不同频率的支持和可以扩展的正交时钟产生系统的应用范围。

发明内容

为了解决上述技术问题，本发明的目的在于提供了数字双链延迟锁相环，采用高速正交时钟系统，保证正交时钟的高精度需求，能够满足高速、宽范围频率锁定的要求，对工艺、电压、温度的变化有很强的适应性和可靠性。

具体地讲，本发明公开了一种数字双链延迟锁相环，该数字双链延迟锁相环包括延迟单元余数链、鉴相器、锁定控制单元以及两条延迟链，其中，两条延迟链包括由多个延迟单元组成的延迟链和多级补偿延迟单元组成的补偿链，延迟单元包括交错颠倒设置的粗调链延迟单元和细调链延迟单元；

参考时钟从延迟链的第一个延迟单元输入，先后经过粗调链延迟单元和细调链延迟单元，然后进入下一个延迟单元，粗调链延迟单元输入，细调链延迟单元输出，经过延迟选择进入鉴相器或通过延迟单元余数链进入鉴相器，同时，参考时钟经过补偿链的多级补偿延迟单元，经过延迟补偿进入鉴相器，由鉴相器将补偿链输出时钟与参考时钟进行比较，输出鉴相结果，根据该鉴相结果由锁定控制单元调整输出时钟，如果输出时钟领先于参考时钟，则延迟时间被增加，输出时钟被推后，反之亦然，直到鉴相器鉴定两个时钟信号同步，系统锁定。

两条延迟链多个延迟单元和多级补偿延迟单元等距设置，以得到理想的占空比。

粗调链延迟单元和细调链延迟单元分别输出的数据线为Bus结构。

延迟单元余数链中的延迟单元与粗调链延迟单元结构相同。

参考时钟为一对差分时钟。

差分时钟信号的金属走线长度一样。

输出时钟和参考时钟的差锁定在小于半个时钟周期的范围内。

一种数字双链延迟锁相方法，包括如下步骤：

1）设置两条延迟链，包括由多个延迟单元组成的延迟链和多级补偿延迟单元组成的补偿链；

2）交错颠倒设置每一个延迟单元的粗调链延迟单元和细调链延迟单元；

3）参考时钟从延迟链的第一个延迟单元输入，先后经过粗调链延迟单元和细调链延迟单元，然后进入下一个延迟单元，粗调链延迟单元输入，细调链延迟单元输出，经过延迟选择进入鉴相器或通过延迟单元余数链进入鉴相器，同时，参考时钟经过补偿链的多级补偿延迟单元，经过延迟补偿进入鉴相器，由鉴相器将补偿链输出时钟与参考时钟进行比较，输出鉴相结果；

4）根据该鉴相结果由锁定控制单元调整输出时钟，如果输出时钟领先于参考时钟，则延迟时间被增加，输出时钟被推后，反之亦然，直到鉴相器鉴定两个时钟信号同步，系统锁定。

一种采用上述DDL的处理器或者存储器和时钟同步器件。

本发明的技术效果：

主要针对差分时钟CKN/CKP的走线路经，保持两个信号的同步，虽然经过不同的延迟单元，仍然可以获得较好的同步效果

附图说明

图1本发明数字双链延迟锁相环方框图；

图2本发明粗调链延迟单元单链电路图；

图3本发明粗调链延迟单元差分电路图。

其中，附图标记

1为锁定控制单元；

2为鉴相器；

3为延迟选择；

4为延迟补偿；

5为延迟单元余数链；

6为补偿延迟单元；

7为粗调链延迟单元；

8为细调链延迟单元。

具体实施方式