[发明专利]非易失性存储装置及使用其的半导体系统和计算机设备

说明书

一种非易失性存储装置，包括具有多个子阵列的存储器单元阵列。多个模数转换器（ADC）被配置为感测从所述多个子阵列的存储器单元输出的感测电压，路径选择单元被配置为在第一操作模式下以一对一的对应方式将所述多个子阵列与所述多个ADC电耦接，以及在第二操作模式下将所述多个ADC与电源电压的端子电耦接。

相关申请的交叉引用

本申请要求2013年8月19日向韩国知识产权局提交的申请号为10-2013-0097819的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各个实施例涉及半导体装置，更具体而言，涉及包括非易失性存储器单元的存储装置及使用其的半导体系统。

背景技术

一般而言，DRAM包括由电容器构成的存储器单元，通过将电荷充电至存储器单元或从存储器单元将电荷放电来储存数据。然而，由于电容器因其特性而存在泄漏，因此DRAM的缺点在于其是易失性存储器。为了克服该缺点，已开发出非易失性的及无须保留数据的存储器。特别地，不断地进行尝试以通过改进存储器单元的结构来实现非易失性。这些尝试之一是电阻式存储装置，其包括电阻式存储器单元。

电阻式存储装置包括由阻变材料形成的存储器单元，阻变材料可具有根据从其流过的电流幅度而改变的电阻值。据此，通过控制要施加至存储器单元的电流幅度，可将期望的数据写入存储器单元。举例而言，在存储器单元为高阻状态的情况下，存储器单元可已储存为0的数据，而在存储器单元为低阻状态的情况下，存储器单元可已储存为1的数据。阻变材料可具有至少三种电阻状态。因此，电阻式存储装置的存储器单元可用作能够储存多比特数据的多电平单元。

图1是示意性地示出现有电阻式存储装置10的配置的图。在图1中，电阻式存储装置10包括存储器单元阵列11、行译码单元12、列译码单元13、以及读取驱动器14。在存储器单元阵列11中，设置多个字线WL0至WL2以及多个位线BL0至BL2，存储器单元MC电耦接至字线WL0至WL2与位线BL0至BL2的交叉点。行译码单元12响应于行地址而选择字线以进行访问，列译码单元13响应于列地址而选择位线以进行访问。据此，当选择特定的字线和特定的位线时，可访问特定的存储器单元MC。

在读取操作中，读取驱动器14施加感测电流和/或电压至被访问的存储器单元MC。通过感测根据存储器单元MC的电阻值而改变的电压和/或电流，可读取储存在存储器单元MC中的数据。在存储器单元MC为多电平单元的情况下，为了准确地读取储存在存储器单元MC中的多比特数据，读取驱动器14可包括模数转换器（ADC）。

发明内容

本文描述一种用于各种用途的、可使用用于读取多电平数据的模数转换器的非易失性存储装置以及使用其的半导体系统。

在本发明的一个实施例中，一种非易失性存储装置包括：存储器单元阵列，包括多个子阵列；多个ADC，被配置为感测从所述多个子阵列的存储器单元输出的感测电压；以及路径选择单元，被配置为在第一操作模式下以一对一的对应方式将所述多个子阵列与所述多个ADC电耦接，以及在第二操作模式下将所述多个ADC与电源电压的端子电耦接。

在本发明的一个实施例中，一种非易失性存储装置包括：第一ADC阵列，被配置为感测从第一存储体的存储器单元输出的感测电压；第二ADC阵列，被配置为感测从第二存储体的存储器单元输出的感测电压；第一路径选择单元，被配置为在不对第一存储体执行正常操作时，将第一ADC阵列与电源电压的端子电耦接；以及第二路径选择单元，被配置为在不对第二存储体执行正常操作时，将第二ADC阵列与电源电压的端子电耦接。

在本发明的一个实施例中，一种半导体系统包括：处理器；以及非易失性存储器，被配置为通过从处理器接收电源电压和多个命令而操作，其中，非易失性存储器包括：ADC阵列，被配置为读取储存在存储器单元阵列中的数据；以及路径选择单元，被配置为响应于所述多个命令中的一个而将ADC阵列与电源电压的端子电耦接。