[发明专利]半导体装置

说明书

相关申请：

本申请享受以日本专利申请2013-189746号（申请日：2013年9月12日）为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部的内容。

技术领域

本发明的实施方式涉及半导体装置。

背景技术

利用GaN（氮化镓）类材料的HEMT（高电子迁移率晶体管）通过在GaN层与AlGaN（氮化铝镓）层之间的异质界面上自然产生的2DEG（2维电子气）层而能够最大限度地利用GaN类材料的特性，作为在下一代的放大器或开关元件等中使用的器件而受到关注。作为HEMT所要求的性能之一，有绝缘破坏耐压。绝缘破坏耐压是能够施加到HEMT的源电极与漏电极之间的最大电压。

HEMT的GaN层与AlGaN层在半导体基板上隔着缓冲层（buffer层）而层叠。但是，由于半导体基板与GaN层的晶格常数或热膨胀系数相互不同，因此缓冲层、GaN层、AlGaN层包含作为结晶缺陷的一种的错位（日语：転位）。在向HEMT施加了高电压时，它们的错位成为泄漏电流产生的原因。此外，在增大HEMT的耐压时，在半导体基板与缓冲层之间产生载流子，形成反转层或积累层。其结果，成为源电极与漏电极被短沟道化的状态，导致泄漏电流产生。这些泄漏电流成为HEMT的耐压提高的障碍。

发明内容

本发明的实施方式提供一种对由反转层、积累层、转移等引起的泄漏电流的流动进行抑制而能够实现耐压的提高的半导体装置。

实施方式的半导体装置具备：半导体基板；以及形成在上述半导体基板上的第一膜。进而，上述装置具备：形成在上述第一膜上的第一导电型或本征型的第一半导体层；以及形成在上述第一半导体层上的上述第一导电型或本征型的第二半导体层。进而，上述装置具备第二导电型的第三半导体层，该第二导电型的第三半导体层具有与上述第一半导体层相接的第一上部、与上述第一膜相接的第二上部、位于上述第一上部与上述第二上部之间的第一侧部、以及位于上述第二上部与上述半导体基板的下部之间的第二侧部。

附图说明

图1是表示第一实施方式的半导体装置的构造的剖视图。

图2是用于说明第一实施方式的半导体装置的详细情况的剖视图。

图3是表示第一实施方式的第一变形例的半导体装置的构造的剖视图。

图4是表示第一实施方式的第二变形例的半导体装置的构造的剖视图。

图5是表示第一实施方式的第三变形例的半导体装置的构造的剖视图。

图6是表示第二实施方式的半导体装置的构造的剖视图。

图7是表示第二实施方式的第一变形例的半导体装置的构造的剖视图。

图8是表示第二实施方式的第二变形例的半导体装置的构造的剖视图。

具体实施方式

以下，使用附图来说明实施方式。

（第一实施方式）

图1是表示第一实施方式的半导体装置的构造的剖视图。图1的半导体装置作为电力用晶体管而具备HEMT。

图1的半导体装置具备：n型或p型的半导体基板1、作为第一膜的例子的缓冲层2、作为第一半导体层的例子的n型或i型（本征型）的电子行走层3、作为第二半导体层的例子的n型或i型的电子供给层4、栅电极5、源电极6、漏电极7、绝缘膜8、作为第三半导体层的例子的第一以及第二p型半导体层11、12、第一以及第二绝缘膜13、14。

图1的第一、第二p型半导体层11、12分别是第三半导体层的第一、第二层的例子。此外，n型、p型分别是第一、第二导电型的例子。另外，i型的半导体层意思是，有意不包含n型杂质以及p型杂质的半导体层。i型的半导体层也被称为未掺杂的半导体层。

半导体基板1具有上部S₁和下部S₂。半导体基板1例如是硅基板。图1示出了与半导体基板1的上部S₁、下部S₂平行且相互垂直的X方向以及Y方向、与半导体基板1的上部S₁、下部S₂垂直的Z方向。

在本说明书中，将＋Z方向作为上方向来处理，将-Z方向作为下方向来处理。例如，半导体基板1的上部S₁、下部S₂的位置关系被表现为，半导体基板1的上部S₁位于半导体基板1的下部S₂的上方。