[发明专利]一种基于分块DRAM的低功耗刷新方法

说明书

技术领域

本发明属于计算机硬件领域，涉及一种内存条刷新方法，尤其涉及一种基于分块DRAM的低功耗刷新方法。

背景技术

随着特征尺寸越来越小，动态随机存储器（DRAM）芯片对功耗的要求越来越高。由于DRAM存储电容漏电因此每隔一段时间就必须刷新一次，随着DRAM容量越来越大，刷新功耗也越来越大，如图1所示。刷新操作不仅耗电，而且由于干涉到存储器存取因此DRAM性能也会下降。目前DRAM刷新频率是由最差存储单元（tail bit）所决定的，例如64ms，存储单元保持时间分布如图2所示，图中可以看出绝大数单元的保持数据的能力是远比刷新周期要长的。并且随着温度升高，刷新频率也会上升。因此如何降低刷新功耗、降低刷新频率是提高DRAM性能亟需解决的问题。

一种局部阵列刷新技术如图3所示，假设DRAM正常工作时有四个块，并都正常运行。如果DRAM长期不被存取，那么就会造成功耗的浪费。这种情况下，如果块2和块3中的数据无需继续保持，那么将不会对块2和块3进行刷新，仅仅刷新块0和块1。如果DRAM还是长时间无存取操作，那么也使块1刷新无效，仅仅刷新块0。这种局部阵列刷新技术能够有效降低DRAM运行过程中的刷新功耗。但并未考虑最差存储单元分布，功耗降低也是有限的。

一种基于数据保持时间的DRAM智能刷新技术是将DRAM行根据数据保持时间的不同分成不同的组，对每一个组以不同的刷新频率进行刷新。那些包含最差存储单元的组以正常刷新频率刷新，而绝大部分的行刷新频率大大降低，无需对DRAM阵列进行修正，只需对DRAM控制器进行最小限度的修正。资料显示在32GB DRAM的八核系统中，刷新频率能够降低74.6%，平均DRAM功耗可降低16.1%。虽然这种方法考虑了最差存储单元，但是不论DRAM是否繁忙，包含最差存储单元的行仍需要以正常刷新频率进行刷新。

近来，一些新型的DRAM结构或者存储材料被提出来以解决当前DRAM技术的缺陷。IBM公司主张用非易失性存储器相变存储器（PCM）与DRAM结合形成一种混合存储器。其结构如图4所示。DRAM只作为高速缓存器，缓存最近使用的信息，只有在需要时才将数据存储到PCM中。由于DRAM只是作为缓存，容量不需要很大，PCM作为主存储介质在存储数据时无需定时刷新，因此这种结构能够大大降低数据存储的功耗，但是由于PCM存储与存取速度较慢，因此这种结构在整体性能上明显下降。另一种混合存储结构如图5所示，其中（5）为非易失性存储器，（7）为逻辑检测模块。利用非易失性存储器（5）中的存储单元替代原DRAM主存储器（2）中位于尾端分布区的存储单元，从而可以大大提高刷新周期，降低刷新频率，极大地降低了原DRAM刷新功耗。

发明内容

有鉴于此，本发明考虑最差存储单元信息，能够在DRAM非繁忙时根据最差存储单元信息使一些存储块无效，提高有效块的刷新周期，进一步降低DRAM刷新功耗。

为达到上述目的，具体技术方案如下：

一种基于分块DRAM的低功耗刷新方法，所述DRAM芯片包括N个可以独立进行周期刷新操作的块，所述N≥1，所述N个块均具有相对应的最差存储单元和保持时间，包括以下步骤：

步骤1，当所述DRAM处于繁忙状态时，所述DRAM的刷新周期为T_refresh0；

步骤2，当所述DRAM处于非繁忙状态时，选取所述DRAM芯片中N个块的某一保持时间T_refresh1，所述T_refresh1大于T_refresh0，在保持时间T_refresh1下，存在最差存储单元的L个块分别记作块L_0，块L_1，……，块L_L-1（0<L≤N）；

步骤3，关闭所述DRAM芯片中的L个块。

优选的，所述步骤3中还包括将剩余N-L个块的刷新时间可以提升至T_refresh1。

优选的，所述L个块是连续分布或离散分布的。

优选的，当对所述DRAM存取功耗接近或小于所述DRAM自身刷新功耗，那么所述DRAM处于非繁忙状态。

优选的，开启或者关闭所述DRAM芯片中的块以及关闭块的数量是由操作系统发送配置信息至所述DRAM芯片完成的。

优选的，所述DRAM中还包括非易失性存储器模块。

优选的，所述步骤2为当所述DRAM处于非繁忙状态时，在某一保持时间T_refresh2下最差存储单元数最多的L个块(0<L≤N)分别记作块L_0，块L_1，……，块L_L-1，所述T_refresh2＞T_refresh1＞T_refresh0。