[发明专利]具有双端口从锁存器的正边缘预设触发器

权利要求书

1.一种触发器电路，其包括：

多路复用器，其经配置以接收第一数据位(D1)、扫描数据位(SD)、扫描启用控制信号(SE)及所述扫描启用控制信号(SE)的二进制逻辑补数信号(SEN)，其中所述扫描启用控制信号(SE)及所述二进制逻辑补数信号(SEN)确定所述多路复用器的数据输出(MXO)是所述第一数据位(D1)的二进制补数还是扫描数据位(SD)的二进制补数；

主锁存器，其经配置以接收所述多路复用器的所述数据输出(MXO)、时钟信号(CKT)、所述时钟信号(CKT)的二进制逻辑补数信号(CLKZ)、保持控制信号(RET)、所述保持控制信号(RET)的二进制逻辑补数信号(RETN)及预设信号(PREN)，其中所述时钟信号(CKT)、所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述二进制逻辑补数信号(RETN)及所述预设信号(PREN)确定何时在所述主锁存器的输出(MLO)上呈现所述数据输出(MXO)的二进制逻辑值及何时在所述主锁存器中锁存所述主锁存器的所述输出(MLO)；

传送门，其中所述传送门在所述时钟信号(CKT)从低逻辑值转变到逻辑高值时将数据从所述主锁存器的所述输出(MLO)传送到所述传送门的输出；其中所述传送门在信号PREN从逻辑“1”转变到逻辑“0”时将数据从所述主锁存器的所述输出(MLO)传送到所述传送门的所述输出；

从锁存器，其经配置以接收所述传送门的所述输出(QN)、第二数据位(D2)、所述时钟信号(CKT)、所述时钟信号(CKT)的所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述保持控制信号(RET)的所述二进制逻辑补数信号(RETN)、从控制信号(SS)及所述从控制信号(SS)的二进制逻辑补数信号(SSN)，其中所述时钟信号(CKT)、所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述二进制逻辑补数信号(RETN)、所述从控制信号(SS)及所述二进制逻辑补数信号(SSN)确定在所述从锁存器中锁存所述传送门的所述输出(QN)还是所述第二数据位(D2)。

2.根据权利要求1所述的触发器电路，其进一步包括第一反相器，其中所述第一反相器接收来自所述从锁存器的所述传送门的所述输出(QN)，且所述第一反相器输出来自所述从锁存器的所述输出的二进制逻辑补数(Q)。

3.根据权利要求1所述的触发器电路，其进一步包括缓冲器，其中所述缓冲器接收所述传送门的所述输出(QN)且所述缓冲器输出所述传送门的所述输出(QN)的相同逻辑值。

4.根据权利要求1所述的触发器电路，其中所述多路复用器及所述主锁存器从第一电力供应(VDD1)接收电力；其中所述从锁存器从第二电力供应(VDD2)接收电力。

5.根据权利要求4所述的触发器电路，其中在保持模式的操作期间，所述第一电力供应(VDD1)关断且所述第二电力供应(VDD2)接通；其中仅向所述从锁存器供应电力。

6.根据权利要求1所述的触发器电路，其中所述从控制信号(SS)、所述二进制逻辑补数信号(SSN)、所述保持控制信号(RET)、所述二进制逻辑补数信号(RETN)及所述预设信号(PREN)在所述触发器的外部被控制，以防止所述传送门的所述输出与所述第二数据位(D2)之间的数据争用。