[发明专利]具有双端口从锁存器的正边缘预设触发器

说明书

本申请案涉及具有双端口从锁存器的正边缘预设触发器。在本发明的实施例中，一种触发器电路含有2输入多路复用器、主锁存器、传送门及从锁存器。所述多路复用器的扫描启用控制信号SE及SEN确定将数据还是扫描数据输入到所述主锁存器。时钟信号CKT及CLKZ以及保持控制信号RET及RETN确定何时锁存所述主锁存器。所述从锁存器经配置以接收所述主锁存器的输出、第二数据位D2、所述时钟信号CKT及CLKZ、所述保持控制信号RET及RETN、从控制信号SS及SSN。所述信号CKT、CLKZ、RET、RETN、SS、SSN及PREN确定在所述从锁存器中锁存所述主锁存器的所述输出还是所述第二数据位D2。控制信号RET及RETN确定在保持模式期间何时将数据存储于所述从锁存器中。

相关申请案交叉参考

本申请案主张对2013年2月18日申请的第61／765,988号临时申请案的优先权。

技术领域

本申请案涉及触发器电路。

背景技术

目前在半导体及电子器件工业中存在数个趋势。不断地使装置更小、更快且需要更少电力。这些趋势的一个原因是，正在制作更个人的装置，其为相对小且便携的，借此依赖于电池作为其主要供应。举例来说，蜂窝式电话、个人计算装置及个人音响系统为消费者市场上需求量很大的装置。甚至在不向电子装置供应电力时也保持这些装置上的数据也为重要的。通常使用非易失性存储器电路及非易失性逻辑电路来满足这些要求。

非易失性逻辑实施方案通常需要从在循序元件(例如触发器)外部的源(例如非易失性存储器)更新所述循序元件。当实施非易失性逻辑电路以允许更新循序元件时，期望非易失性逻辑电路的实施方案不显著减慢循序元件的操作。

发明内容

一实施例揭示一种触发器电路，其包括：

多路复用器，其经配置以接收第一数据位(D1)、扫描数据位(SD)、扫描启用控制信号(SE)及所述扫描启用控制信号(SE)的二进制逻辑补数信号(SEN)，其中所述扫描启用控制信号(SE)及(SEN)确定所述多路复用器的数据输出(MXO)是数据位(D1)的二进制补数还是扫描数据位(SD)的二进制补数；

主锁存器，其经配置以接收所述多路复用器的所述数据输出(MXO)、时钟信号(CKT)、所述时钟信号(CKT)的二进制逻辑补数信号(CLKZ)、保持控制信号(RET)、所述保持控制信号(RET)的二进制逻辑补数信号(RETN)及预设信号(PREN)，其中信号(CKT)、(CLKZ)、(RET)、(RETN)及(PREN)确定何时在所述主锁存器的输出(MLO)上呈现所述数据输出(MXO)的二进制逻辑值及何时在所述主锁存器中锁存所述主锁存器的所述输出(MLO)；

传送门，其中所述传送门在所述时钟信号(CKT)从低逻辑值转变到逻辑高值时将数据从所述主锁存器的所述输出(MLO)传送到所述传送门的输出；其中所述传送门在信号PREN从逻辑“1”转变到逻辑“0”时将数据从所述主锁存器的所述输出(MLO)传送到所述传送门的所述输出；

从锁存器，其经配置以接收所述传送门的所述输出、第二数据位(D2)、所述时钟信号(CKT)、所述时钟信号(CKT)的所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述保持控制信号(RET)的所述二进制逻辑补数信号(RETN)、从控制信号(SS)及所述从控制信号(SS)的二进制逻辑补数信号(SSN)，其中信号(CKT)、(CLKZ)、(RET)、(RETN)、(SS)及(SSN)确定在所述从锁存器中锁存所述传送门的所述输出还是所述第二数据位(D2)；其中所述传送门的所述输出为(QN)。

另一实施例揭示一种触发器电路，其包括：

第一反相器，其经配置以接收数据位(D1)且输出所述数据位(D1)的二进制逻辑补数(D1N)；