[发明专利]半导体装置

说明书

相关申请

本申请享受以日本专利申请2013－188304号（申请日：2013年9月11日）为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体装置。

背景技术

以往，为了降低IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）的开启电压而考虑提高n型基底层与p型基底层之间的n型阻挡层的杂质浓度。如果提高n型阻挡层的杂质浓度，则n型阻挡层的势垒变大，蓄积在n型基底层中的空穴变多，所以IGBT的开启电压降低。

但是，如果提高n型阻挡层的杂质浓度，则被沿着MOS沟道的电子电流拉近而蓄积到沟槽型栅极的周围的空穴增多。如果蓄积到沟槽型栅极的周围的空穴变多，则在沟槽型栅极中被激发出负的电荷，沟槽型栅极的栅极输入电容变小（负性电容化）。这样，在沟槽型栅极的栅极输入电容出现负性电容化时，栅极电极的电位上升，在IGBT中流过过大的电流，有IGBT在发射极与集电极之间引起短路破坏的问题。

发明内容

本发明的实施方式提供一种能够抑制发射极与集电极之间的短路破坏的半导体装置。

本技术方案的半导体装置具备第1导电型的第1基底层。第2导电型的第2基底层设在第1基底层上。第1导电型的第1半导体层设在第2基底层的与上述第1基底层相反的一侧。第2导电型的第2半导体层设在第1基底层的与第2基底层相反的一侧。多个第1电极隔着第1绝缘膜设在第1半导体层及第2基底层中。第2电极在相邻的第1电极之间，隔着第2绝缘膜设在第1半导体层及第2半导体层中。第2电极侧的第1基底层的电阻比栅极电极侧的第1基底层的电阻低。

附图说明

图1是表示遵循第1实施方式的IGBT100的结构的一例的剖视图。

图2是沿着图1的2－2线的部分的俯视图。

图3是表示遵循第2实施方式的IGBT200的结构的一例的剖视图。

图4是表示遵循第3实施方式的IGBT300的结构的一例的剖视图。

具体实施方式

以下，参照附图说明本发明的实施方式。另外，本发明并不限定于实施方式。

在以下的实施方式中，半导体装置的上下方向为了方便而表示相对方向，有与遵循重力加速度的上下方向不同的情况。

（第1实施方式）

图1是表示遵循第1实施方式的IGBT100的结构的一例的剖视图。IGBT100具备n－型的第1基底层10、n+型的第1阻挡层15、p型的第2基底层20、p+型的电荷抽取层30、n+型的发射极层40、发射极电极50、第1绝缘膜60（以后，称作栅极绝缘膜60）、第2绝缘膜65、第1电极70（以后，称作栅极电极70）、第2电极75、n+型的第2阻挡层80、p+型的集电极层90和集电极电极95。

第1基底层（以下，称作n基底层）10是载流子（电子或空穴）漂移的半导体层。在n基底层10之上设有第1阻挡层15。第1阻挡层15为了提高IE（Injection Enhanced，注入增强）效应、使开启电压降低而设置。在第1阻挡层15上设有第2基底层（以下，称作p基底层）20。当IGBT100动作时，在p基底层20上形成沟道区域。在p基底层20内设有电荷抽取层30。电荷抽取层30为了将在n基底层10中漂移移动来的空穴向发射极电极50抽取而设置。在p基底层20及电荷抽取层30上，设有作为第1半导体层的发射极层40。

在相互邻接的发射极层40间设有栅极电极70或第2电极75。栅极电极70及第2电极75从发射极层40的表面延伸到n基底层10。栅极电极70隔着栅极绝缘膜60而面向发射极层40、p基底层20及n基底层10。第2电极75隔着第2绝缘膜65而面向发射极层40、p基底层20及n基底层10。

进而，在发射极层40及第2电极75上设有发射极电极50，以使其与发射极层40及第2电极75电连接。在本实施方式中，从发射极电极50及发射极层40供给电子。在栅极电极70上设有层间绝缘膜ILD（Inter LayerDielectric，层间电介质）。由此，将栅极电极70与发射极电极50绝缘。此外，电荷抽取层30对于图1的纸面在垂直方向（栅极电极70的延伸方向）上直接连接在发射极电极50上。