[发明专利]抗多节点翻转的存储器

说明书

技术领域

本发明涉及集成电路领域。

背景技术

随着集成电路工艺技术的进步，由辐射粒子引起的单粒子翻转（single event upset，SEU）已经成为了影响存储器尤其是静态随机存取储存器（static random access memory，SRAM）可靠性的重要因素之一。在空间环境中，当α粒子或质子等轰击SRAM器件敏感节点的时候，将会产生额外的电荷，而这些电荷将会改变存储单元的存储值。虽然SEU并不会引起器件发生永久错误，但是有可能会导致电子系统失效，因此又叫做软错误。传统的标准6管存储单元受到辐射粒子轰击后的波形图如图1和图2所示。尤其是当CMOS技术进入深亚微米以及纳米节点后，电源电压的持续降低以及电路节点电容的不断减小已经使得存储器更加敏感于辐射粒子，并且相邻存储单元之间的距离越来越小，那么一次粒子辐射将会由于电荷共享效应而导致存储单元多个节点发生翻转，从而进一步降低存储器的可靠性。因此，需要对现代纳米存储器进行抗多节点翻转加固设计。

发明内容

本发明是为了降低甚至消除SEU效应在存储器中的影响，从而提供一种抗多节点翻转的存储器。

抗多节点翻转的存储器，它包括八个PMOS晶体管和四个NMOS晶体管；

所述八个PMOS晶体管分别为一号晶体管P1、二号晶体管P2、三号晶体管P3、四号晶体管P4、五号晶体管P5、六号晶体管P6、七号晶体管P7和八号晶体管P8；

所述四个NMOS晶体管分别为九号晶体管N1、十号晶体管N2、十一号晶体管N3和十二号晶体管N4；

所述一号晶体管P1的漏极接入电源VDD；

所述三号晶体管P3的漏极接入电源VDD；

所述一号晶体管P1的栅极同时与九号晶体管N1的栅极、三号晶体管P3的源极、四号晶体管P4的漏极、六号晶体管P6的栅极和八号晶体管P8的漏极连接；

八号晶体管P8的源极接入位线BL；

八号晶体管P8的栅极接入字线WL；

所述一号晶体管P1的源极同时与七号晶体管P7的漏极、二号晶体管P2的漏极、五号晶体管P5的栅极、十一号晶体管N3的栅极和三号晶体管P3的栅极连接；

七号晶体管P7的源极接入位线BLN；

七号晶体管P7的栅极接入字线WL；

五号晶体管P5的漏极接入电源VDD；

五号晶体管P5的源极同时与十号晶体管N2的栅极、四号晶体管P4的栅极、十一号晶体管N3的漏极和十二号晶体管N4的源极连接；

六号晶体管P6的漏极接入电源VDD；

六号晶体管P6的源极同时与十二号晶体管N4的栅极、二号晶体管P2的栅极、九号晶体管N1的漏极和十号晶体管N2的源极连接；

二号晶体管P2的源极与九号晶体管N1的源极连接；

四号晶体管P4的源极与十一号晶体管N3的源极连接；

十号晶体管N2的漏极同时与电源地和十二号晶体管N4的漏极连接。

该存储器在存操作状态下，字线WL为高电平，三号晶体管P3、五号晶体管P5、二号晶体管P2、九号晶体管N1和十号晶体管N2处于开态，一号晶体管P1、四号晶体管P4、六号晶体管P6、七号晶体管P7、八号晶体管P8、十一号晶体管N3和十二号晶体管N4处于关态。

该存储器在读操作状态下，两条位线BL和BLN预充电到VDD；字线WL为低电平，四号晶体管P4的源极与三号晶体管P3的漏极之间的线路为节点Q，所述节点Q高电平；

一号晶体管P1的源极与二号晶体管P2的漏极之间的线路为节点QN，所述节点QN通过七号晶体管P7、二号晶体管P2、九号晶体管N1和十号晶体管N2进行放电，采用灵敏放大器根据两条位线之间的电压差将存储器的状态输出，实现读操作。

该存储器在写操作状态下，位线BL为低电平，位线BLN为高电平；

当字线WL为低电平时，四号晶体管P4的源极与三号晶体管P3的漏极之间的线路为节点Q，所述节点Q为低电平；一号晶体管P1的源极与二号晶体管P2的漏极之间的线路为节点QN，所述节点QN为高电平；

一号晶体管P1、六号晶体管P6、四号晶体管P4、七号晶体管P7、八号晶体管P8、十二号晶体管N4和十一号晶体管N3处于开态；十号晶体管N2、九号晶体管N1、二号晶体管P2、三号晶体管P3和五号晶体管P5处于关态；