[发明专利]50%占空比时钟产生电路

权利要求书

1.一种50%占空比时钟产生电路，其特征在于，包括：低噪声放大缓冲电路及占空比调制电路，

所述低噪声放大缓冲电路，用于对外部输入的差分时钟信号进行放大处理，生成单端时钟信号，并输出给所述占空比调制电路；

所述占空比调制电路，用于对所述单端时钟信号的占空比进行调制，产生占空比为50%的时钟信号。

2.根据权利要求1所述的50%占空比时钟产生电路，其特征在于，所述低噪声放大缓冲电路包括：

单端输出的运算放大电路，用于对外部输入的差分时钟信号进行放大处理，得到第一输出时钟信号（CLK）；

与所述第一输出时钟信号（CLK）连接的一反相电路，用于将已放大的时钟信号的相位反转180度，得到单端时钟信号（CLKIN），并输出给所述占空比调制电路；

与所述单端输出的运算放大器连接的偏置电路，用于给所述晶体管（M1）的栅极提供偏置电压；

设置于所述单端输出的运算放大电路内部、所述偏置电路内部的多个低通滤波电路，用于抑制高频噪声的传输。

3.根据权利要求1所述的50%占空比时钟产生电路，其特征在于，还包括：

启动电路，用于对所述占空比调制电路进行初始化，加快所述占空比调制电路的锁定时间。

4.根据权利要求3所述的50%占空比时钟产生电路，其特征在于，所述启动电路包括：D触发器和延时电路，

所述占空比调制电路输出的时钟信号（CLKOUT）连接所述延时电路，再与D触发器的端口（D）连接，所述D触发器的输入复位端口（SET）与一高电平连接，所述D触发器的时钟端口（clk）与所述低噪声放大缓冲电路生成的单端时钟信号（CLKIN）连接。

5.根据权利要求1所述的50%占空比时钟产生电路，其特征在于，所述占空比调制电路包括：

单端时钟信号（CLKIN）经过一压控延迟线，得到一延迟信号（CLKpd）；

所述延迟信号（CLKpd）经过一输出缓冲器后输出时钟信号（CLKOUT），再连接一单端差分转换电路，生成与所述时钟信号（CLKOUT）同相的第一信号（clkfp）及与所述时钟信号（CLKOUT）反相的第二信号（clkfn）输出给一电荷泵环路，所述电荷泵环路的输出端电压（Vctrl）输出给所述压控延迟线的延迟级联组。

6.根据权利要求5所述的50%占空比时钟产生电路，其特征在于，所述输出缓冲器包括：

栅极与所述延迟信号（CLKpd）连接的晶体管（M13）及栅极与所述单端时钟信号（CLKIN）连接的晶体管（M14），所述晶体管（M13）和所述晶体管（M14）构成双稳态电路，用于使所述时钟信号（CLKOUT）的上升沿与所述单端时钟信号（CLKIN）的上升沿同步，且所述时钟信号（CLKOUT）的下降沿与所述延迟信号（CLKpd）的下降沿同步。

7.根据权利要求5所述的50%占空比时钟产生电路，其特征在于，所述单端差分转换电路包括：

一端与所述时钟信号（CLKOUT）相连的第一传输门（T1），所述第一传输门（T1）的另一端连接一延迟单元（B3）后，一方面串联两个非门（I5）、（I6）后生成与所述时钟信号（CLKOUT）同相的第一信号（clkfp），另一方面先连接第二传输门（T2）再串联一非门（I7）后生成与所述时钟信号（CLKOUT）反相的第二信号（clkfn）。

8.根据权利要求5所述的50%占空比时钟产生电路，其特征在于，所述电荷泵环路包括差分电荷泵、一低通滤波器和一增益放大器（A1），

其中，所述差分电荷泵包括晶体管（M9）和晶体管（M10）组成的电流源、由晶体管（M11）和晶体管（M12）组成的电流沉和第一开关（S1）、第二开关（S2）、第三开关（S3）和第四开关（S4），所述第一信号（clkfp）控制所述第三开关（S3）和第四开关（S4）的开关状态，所述第二信号（clkfn）控制第一开关（S1）和第二开关（S2）的开关状态，且所述电流源根据开关状态对第一电压（V1）、第二电压（V2）进行充电，且所述电流沉根据开关状态对第一电压（V1）、第二电压（V2）进行充放电；

其中，第一电压（V1）与增益放大器（A1）的输入连接，第二电压（V2）与增益放大器（A1）的输出连接，所述第一电压（V1）为输出端电压（Vctrl），并输出给所述压控延迟线的延迟级联组。

9.根据权利要求5所述的50%占空比时钟产生电路，其特征在于，所述压控延迟线包括：

与所述单端时钟信号（CLKIN）输入端连接的一输入时钟频率检测电路，检测所述单端时钟信号（CLKIN）的上升沿，并产生一个窄脉冲（CLKc），所述窄脉冲（CLKc）通过一单稳态电路保持稳定状态，再连接一由多个相同延迟单元串联成的延迟级联组，所述延迟级联组的输出端（CLKd）连接一输出控制逻辑单元，用于输出固定脉宽的低电平脉冲（CLKpd）。