[发明专利]50%占空比时钟产生电路

说明书

技术领域

本发明涉及数模混合集成电路设计领域，特别涉及一种50%占空比时钟产生电路。

背景技术

随着互补金属氧化物半导体（CMOS）技术的不断发展和尺寸不断缩小，人们对高速高精度高集成度的集成电路的需求迅速增长。但是，集成电路模块之间的同步成为高性能系统的瓶颈之一。在这些系统中，信噪比是系统性能好坏的重要衡量标准之一。时钟电路中的噪声会传输到整个系统中，从而影响整个系统的信噪比，甚至影响整个系统的性能。同时，对于高性能的模数转换器而言，对其中的量化器的建立时间要求更高，由于量化器中的电路是两相交替工作的，因此要控制量化器工作的两相不交叠时钟具有相同的脉冲宽度，以优化整个量化器的工作速度。

现代的无线通信设备和数字系统中的稳定的时钟产生电路广泛的采用锁相环（PLL）的技术。但是，相比于锁相环技术，延迟锁相环技术（DLL）具有更好的稳定性和更低的时钟抖动，以及与数字电路具有更好的集成性，被广泛应用于各种系统的时钟稳定电路。

如图1所示，传统的DLL主要包括四个模块：鉴相器（PD）、电荷泵（CP）、环路滤波器（LPF）和压控延迟线（VCDL）。图1中CLKIN是输入参考时钟，CLKOUT是占空比经过调整后的输出时钟，即占空比为50%的时钟信号。其中，R、C1、C2构成环路滤波器。

图1中，压控延迟线由一系列电压控制的延时单元级联组成，输入时钟信号CLKIN经过压控延迟线若干延时单元后产生相应延时的输出信号CLKOUT。该输出信号被反馈到鉴相器，并且与输入参考时钟信号CLKIN进行相位比较，将鉴别出来的相位差送给电荷泵。电荷泵将输入的相位差转换为相应的电流，该电流流过环路滤波器转换为电压信号，进而调节压控延迟线的延迟时间。当系统完成锁定后，压控延迟线的延迟时间恰好等于一个（半个）时钟周期，环路滤波器的输出电压也保持稳定。

图2示意了传统延迟锁相环的输出波形，由于鉴相器的精度有限，即使在两输入比较信号相位为零时，也会在UP（上长）和DOWN（下降）的两输出端产生重合的窄脉冲。同时由于寄生电容的存在，电路在产生UP和DOWN信号需要一定的时间，也就导致在输入相位差小于某个特定值时，电荷泵无法注入电流，那么整个环路增益为零，输出相位无法锁定，CLKIN和CLKOUT之间极小的相位差也就无法识别，也就是说环路滤波器和电荷泵之间在相位等于零的附近会存在一个死区，会产生相位抖动，同时会造成输出时钟信号占空比周期性误差。

发明内容

本发明的目的在于提供一种50%占空比时钟产生电路，降低对模数转换电路输入时钟的要求，减小模数转换电路中采样保持电路的设计难度和功耗，提高模数转换量化器的信噪比（SNR）和无杂波动态范围（SFDR）。

为了达到上述目的，本发明实施例提供一种50%占空比时钟产生电路，包括：低噪声放大缓冲电路及占空比调制电路，

所述低噪声放大缓冲电路，用于对外部输入的差分时钟信号进行放大处理，生成单端时钟信号，并输出给所述占空比调制电路；

所述占空比调制电路，用于对所述单端时钟信号的占空比进行调制，产生占空比为50%的时钟信号。

其中，所述低噪声放大缓冲电路包括：

单端输出的运算放大电路，用于对外部输入的差分时钟信号进行放大处理，得到第一输出时钟信号CLK；

与所述第一输出时钟信号CLK连接的一反相电路，用于将已放大的时钟信号的相位反转180度，得到单端时钟信号CLKIN，并输出给所述占空比调制电路；

与所述单端输出的运算放大器连接的偏置电路，用于给所述晶体管M1的栅极提供偏置电压；

设置于所述单端输出的运算放大电路内部、所述偏置电路内部的多个低通滤波电路，用于抑制高频噪声的传输。

其中，上述50%占空比时钟产生电路，还包括：

启动电路，用于对所述占空比调制电路进行初始化，加快所述占空比调制电路的锁定时间。

其中，所述启动电路包括：D触发器和延时电路，

所述占空比调制电路输出的时钟信号CLKOUT连接所述延时电路，再与D触发器的端口D连接，所述D触发器的输入复位端口SET与一高电平连接，所述D触发器的时钟端口clk与所述低噪声放大缓冲电路生成的单端时钟信号CLKIN连接。

其中，所述占空比调制电路包括：

单端时钟信号CLKIN经过一压控延迟线，得到一延迟信号CLKpd；