[发明专利]一种全硬件TCP协议栈实现系统

说明书

技术领域

本发明涉及一种全硬件TCP协议栈实现系统，尤其是一种基于ASIC或者FPGA器件，通过全硬件方式实现TCP/IP协议栈中网络接口层、网络层和传输层的方法。属于大规模集成电路设计以及网络通信技术领域。

背景技术

随着信息技术的发展，功能化模块化的设计思想已经逐渐成为了实现复杂功能的必要选择，实现方式也从复杂的高度集成的单一设备向功能分立的系统实现方式转变。这种设计思想和实现方式能够显著减低实现复杂度，使设计、调试和维护等操作简单化。比如在卫星地面站或者雷达中，需要多种信号采集设备、信号处理设备以及显示设备。这就需要一种成熟开放、传输距离远、方便灵活的通信协议来实现各设备之间的信息交互。作为当前发展最为成熟、应用最为广泛的TCP/IP协议和以太网技术已经成为了网络通信的标准，其优点在于通信速率高、传输距离远、方便灵活和抗干扰能力强。

一般来讲，实现以太网网络接口的方法主要有软件和硬件两种方式。

软件方式是采用通用型处理器（INTEL、AMD的X86架构的处理器）或者嵌入式处理器（ARM、IBM的RISC架构的处理器），其上能够运行各种操作系统，通过操作系统中的软件实现的TCP/IP协议来实现网络通信。这种实现方式的优点是简化了繁琐的硬件设计并且比较灵活。然而缺点也比较明显，当网络速度达到吉比特数量级时，主CPU越来越繁忙，其中大部分处理负荷都是来自对TCP/IP协议的处理，比如对IP数据包的校验处理、对TCP数据流的可靠性和一致性处理。大量协议数据还需要通过I/O中断进行操作，不断在网络接口缓冲区和应用程序内存之间进行数据交换，这些额外负担极大地降低了主CPU的处理效率，增加了应用计算的平均等待时间。按照CPU对网络数据流的处理比率分析，大概CPU每处理1比特网络数据，就将消耗1Hz的处理性能，也就是说需要2GHz的CPU处理能力满负荷运行才能满足1GB以太网数据流的处理要求。 面对网络带宽和速度的飞速增长，这种传统的通过软件进行TCP/IP协议处理的方式已经越来越成为高性能网络通信的瓶颈。

硬件方式是通过FPGA或者ASIC使用全硬件的方式来实现TCP/IP协议栈，囊括了TCP/IP协议栈全部的四层结构，独立于CPU运作，信息的进栈/出栈，封包/解包等网络数据处理全部在实现了TCP/IP协议栈的FPGA或者ASIC芯片中进行，卸载掉了CPU对于庞大数据处理的负载，从而使CPU保持高效运转且能够实现高速网络传输，同时也避免了CPU受到网络攻击的危险，增加了CPU工作的安全性。该技术通常被成为TCP Offload Engine（TOE）技术。

美国专利US 6996070 B2“TCP/IP OFFLOAD DEVICE WITH REDUCED SEQUENTIAL PROCESSING”和美国专利US 8402142 B2“SYSTEM AND METHOD FOR TCP/IP OFFLOAD INDEPENDENT OF BANDWIDTH DELAY PRODUCT”给出了两种实现方法，实现了TOE功能。但是其存在两个主要的缺陷，首先应用领域有限制，很难移植到嵌入式领域；其次从设计上来讲其层次化比较模糊，实现架构比较复杂。

另外商用化的TOE芯片主要有美国Broadcom公司的BCM5709C系列和韩国WIZnet公司的W5100系列芯片。目前，国内还没有类似的专利和芯片。

发明内容

本发明旨在解决传统的通过软件进行TCP/IP协议处理方式带来的网络通信的瓶颈。本发明基于大规模集成电路器件，通过全硬件的方式实现TCP/IP协议栈中网络接口层、网络层和传输层，极大的提高了CPU的处理效率和网络传输速率。

本发明的目的是通过以下技术方案实现的。

本发明的一种全硬件TCP协议栈实现系统在实现上采用了如下五种设计思想和技术：1）分层设计思想；2）接收和发送通道分离；3）标准化的控制和数据接口技术；4）多级状态机；5）数据多级缓存和高效预取技术。旨在提高传输速度、降低设计难度、提高设计可重用性。